半导体存储器件和操作半导体存储器件的方法与流程

相关申请的交叉引用

本申请要求于2019年5月22日在韩国知识产权局提交的韩国专利申请no.10-2019-0059967的优先权，其全部公开内容通过引用合并于此。

与本发明构思的示例实施例一致的设备和方法涉及存储器，更具体地，涉及半导体存储器件和操作半导体存储器件的方法。

背景技术：

半导体存储器件可以分为诸如例如闪存器件的非易失性存储器件或者诸如例如动态随机存取存储器(dram)的易失性存储器件。dram的高速操作和成本效率使得dram可以用于系统存储器。为了从其制造过程中获得更高的产量，与半导体存储器件相关联的制造工艺的尺寸一直在缩小，因此，dram中的存储单元的位错误一直在增加。因此，需要改善半导体存储器件的集成度。

技术实现要素：

根据本发明构思的示例实施例，一种半导体存储器件包括存储单元阵列、纠错码(ecc)引擎、输入/输出(i/o)选通电路和控制逻辑电路。所述存储单元阵列包括数据区域和奇偶校验区域。所述i/o选通电路连接到所述ecc引擎和所述存储单元阵列。所述控制逻辑电路被配置为通过对从所述存储控制器接收到的命令进行译码来生成控制信号。所述ecc引擎被配置为基于与第一命令相关联的第一写入数据生成第一奇偶校验数据。所述控制逻辑电路还被配置为：基于继所述第一命令之后的第二命令的接收定时和参考时间间隔，调整将所述第一奇偶校验数据写入所述奇偶检验区域中的第一写入定时。

根据本发明构思的示例实施例，一种半导体存储器件包括存储单元阵列、纠错码(ecc)引擎、输入/输出(i/o)选通电路、控制逻辑电路、地址先入先出(fifo)缓冲器和奇偶校验fifo缓冲器。所述存储单元阵列包括数据区域和奇偶校验区域。所述i/o选通电路连接到所述ecc引擎和所述存储单元阵列。所述控制逻辑电路被配置为通过对从所述存储控制器接收到的命令进行译码来生成控制信号。所述地址fifo缓冲器被配置为存储用于访问所述奇偶校验区域的列地址。所述奇偶校验fifo缓冲器被配置为存储第一奇偶校验数据。所述ecc引擎被配置为基于与所述第一命令相关联的第一写入数据生成所述第一奇偶校验数据。所述控制逻辑电路还被配置为控制所述i/o选通电路、所述地址fifo缓冲器和所述奇偶校验fifo缓冲器，使得：基于相同的列地址，所述第一写入数据在第一时间被写入所述数据区域，所述第一奇偶校验数据在继所述第一时间之后的第二时间被写入所述奇偶校验区域。

根据本发明构思的示例实施例，提供了一种操作半导体存储器件的方法，所述半导体存储器件包括：包括数据区域和奇偶校验区域的存储单元阵列、纠错码(ecc)引擎和控制所述ecc引擎的控制逻辑电路。在所述方法中，所述控制逻辑电路从存储控制器接收第一命令和第一地址。在基于与所述第一命令相关联的写入数据生成第一奇偶校验数据的同时，所述ecc引擎将所述写入数据写入所述数据区域的目标页中，以及基于来自所述存储控制器的第二命令的接收定时，所述控制逻辑电路调整第一写入定时，以将所述第一奇偶校验数据写入所述奇偶校验区域。

根据本发明构思的示例实施例，提供了一种半导体存储器件，包括：存储单元阵列，所述存储单元阵列包括数据区域和奇偶校验区域；纠错码(ecc)引擎，所述ecc引擎被配置为将与第一命令相关联的写入数据写入所述数据区域的目标页中，并基于所述写入数据生成第一奇偶校验数据；以及控制逻辑电路，所述控制逻辑电路被配置为从存储控制器接收所述第一命令，并响应于来自所述存储控制器的第二命令的接收定时，将所述第一奇偶校验数据写入所述奇偶校验区域。

因此，半导体存储器件可以基于第一命令的接收定时和第二命令的接收定时来调整奇偶校验数据的写入定时。另外，半导体存储器件可以使奇偶校验数据的生成包括在半导体存储器件的后台操作中，使得写入数据的写入不受奇偶校验数据的生成的影响。因此，半导体存储器件可以将写入数据的写入定时和写入奇偶校验数据的写入定时分开，并且可以提高性能。

附图说明

从下面结合附图的详细描述，将更加清楚地理解本发明构思的说明性的、非限制性的示例实施例。

图1是示出根据本发明构思的一些示例实施例的存储系统的框图。

图2是示出根据本发明构思的示例实施例的图1中的半导体存储器件的框图。

图3示出了图2的半导体存储器件中的第一存储体阵列的示例。

图4示出了图2的半导体存储器件中示出的存储体阵列和ecc引擎。

图5示出了在写入操作和读取操作期间的图3的半导体存储器件的一部分。

图6是示出根据本发明构思的示例实施例的图5中的ecc引擎的示例的框图。

图7是示出根据本发明构思的示例实施例的图5中的命令监测器的示例的框图。

图8和图9示出了根据发明构思的示例实施例的主数据和数据掩码信号。

图10示出了根据本发明构思的示例实施例的图6中的标志生成器的示例。

图11是示出根据本发明构思的示例实施例的图5的半导体存储器件的示例操作的定时图(timingdiagram)。

图12示出了图5的半导体存储器件执行正常写入操作。

图13示出了根据本发明构思的示例实施例的图5的半导体存储器件执行掩码写入操作。

图14是示出根据本发明构思的示例实施例的操作半导体存储器件的方法的流程图。

图15是示出图14中的在将写入数据写入数据区域中的同时生成第一奇偶校验数据的流程图。

图16是示出图14中的读取-修改操作的执行的流程图。

图17是示出根据本发明构思的示例实施例的半导体存储器件的框图。

图18是根据本发明构思的示例实施例的采用图17的半导体存储器件的3d芯片结构的截面图。

图19是示出根据本发明构思的示例实施例的包括堆叠存储器件的半导体封装件的示图。

具体实施方式

在下文中将参照示出了示例实施例的附图来更全面地描述本发明构思的各种示例实施例。贯穿全文，相同的标记表示相同的元素。因此，即使未在相应附图中提及或描述相同或相似的标记，也可以参照其他附图来描述这些标记。另外，可以参照其他附图来描述未由参考标记表示的元素。

图1是示出根据本发明构思的一些示例实施例的存储系统的框图。

参照图1，存储系统20可以包括存储控制器100(例如，外部存储控制器)和至少一个半导体存储器件200。

存储控制器100可以控制存储系统20的整体操作。在一些实施例中，存储控制器100可以控制外部主机与半导体存储器件200之间的整体数据交换。例如，存储控制器100可以响应于来自主机的请求，将数据写入半导体存储器件200中和/或从半导体存储器件200读取数据。如本文所使用的，术语“和/或”包括相关所列项中的一个或更多个的任何和所有组合。

此外，存储控制器100可以向半导体存储器件200发出操作命令，以控制半导体存储器件200。

在一些示例实施例中，半导体存储器件200可以是包括多个动态存储单元的存储器件，诸如，例如，动态随机存取存储器(dram)、双倍数据速率4(ddr4)同步dram(sdram)或低功率ddr4(lpddr4)sdram，但是本发明构思不限于此。

存储控制器100可以向半导体存储器件200发送时钟信号clk、命令cmd、地址(信号)addr和数据掩码信号dm，并且可以与半导体存储器件200交换主数据md。数据掩码信号dm可以指示主数据md是否被掩码。即，数据掩码信号dm可以指示主数据md的大小是否小于半导体存储装置200的码字的大小。

半导体存储器件200可以包括存储主数据md的存储单元阵列(mca)300、纠错码(ecc)引擎400和/或控制逻辑电路210。

在掩码写入操作中，ecc引擎400可以通过以下操作来执行读取-修改操作：从存储单元阵列300中的目标页的子页接收数据和奇偶校验数据作为读取数据和读取奇偶校验数据，基于读取奇偶校验数据纠正读取数据中的至少一个错误位以生成纠正后的数据，并基于纠正后的数据和第一写入数据来生成第一奇偶校验数据。将理解的是，尽管术语第一、第二、第三等在本文中可以用于描述各种元素，但是元素不应受这些术语限制；确切地说，这些术语仅用于将一个元素与另一个元素区分开。因此，在不脱离本发明构思的范围的情况下，所讨论的第一元素可以被称为第二元素。

控制逻辑电路210可以控制ecc引擎400，使得ecc引擎400执行读取-修改操作，而与主数据md的写入操作无关(例如，独立于主数据md的写入操作)。控制逻辑电路210可以通过将读取-修改操作包括在半导体存储器件200的后台操作中来控制ecc引擎执行读取-修改操作。

图2是示出根据本发明构思的示例实施例的图1中的半导体存储器件的框图。

参照图2，半导体存储器件200可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址多路复用器(ramux)240、列地址(ca)锁存器250、行译码器260、列译码器270、存储单元阵列300、读出放大器单元285、输入/输出(i/o)选通电路290、ecc引擎400和数据i/o缓冲器295。

存储单元阵列300可以包括第一存储体阵列310a至第s存储体阵列310s。这里，s是大于1的整数。例如，当半导体存储器件200是ddr4sdram时，s可以是十六，而当半导体存储器件200是lpddr4sdram时，s可以是八。然而，本文的发明构思不限于此。在下文中，出于讨论的目的，假设半导体存储器件200是ddr4sdram，并且s是十六。然而，将理解的是，s为十六的示例并不旨在限制本发明构思的实施例。

行译码器260可以包括分别耦接到第一存储体阵列310a至第s(例如，十六)存储体阵列310s的第一存储体行译码器260a至第s(例如，十六)存储体行译码器260s，列译码器270可以包括分别耦接到第一存储体阵列310a至第十六存储体阵列310s的第一存储体列译码器270a至第s(例如，十六)存储体列译码器270s，并且读出放大器单元285可以包括分别耦接到第一存储体阵列310a至第十六存储体阵列310s的第一存储体读出放大器285a至第s(例如，十六)存储体读出放大器285s。第一存储体阵列310a至第十六存储体阵列310s、第一存储体行译码器260a至第十六存储体行译码器260s、第一存储体列译码器270a至第十六存储体列译码器270s以及第一存储体读出放大器285a至第十六存储体读出放大器285s可以形成第一存储体至第十六存储体。第一存储体阵列310a至第十六存储体阵列310s均可以包括形成在多条字线wl和多条位线btl的交叉点的多个存储单元mc。

地址寄存器220可以从存储控制器100接收包括存储体地址bank_addr、行地址row_addr和列地址col_addr的地址addr。地址寄存器220可以将接收到的存储体地址bank_addr提供给存储体控制逻辑230，可以将接收到的行地址row_addr提供给行地址多路复用器240，并且可以将接收到的列地址col_addr提供给列地址锁存器250。

存储体控制逻辑230可以响应于存储体地址bank_addr生成存储体控制信号。可以响应于存储体控制信号激活第一存储体行译码器260a至第十六存储体行译码器260s中的与存储体地址bank_addr相对应的一个存储体行译码器，并且可以响应于存储体控制信号激活第一存储体列译码器270a至第十六存储体列译码器270s中的与存储体地址bank_addr相对应的一个存储体列译码器。

行地址多路复用器240可以从地址寄存器220接收行地址row_addr，并且可以从刷新计数器245接收刷新行地址ref_addr。行地址多路复用器240可以选择性地输出行地址row_addr或刷新行地址ref_addr作为行地址ra。从行地址多路复用器240输出的行地址ra可以被应用于第一存储体行译码器260a至第十六存储体行译码器260s。

第一存储体行译码器260a至第十六存储体行译码器260s中的被激活(即，被存储体控制逻辑230激活)的存储体行译码器可以对从行地址多路复用器240输出的行地址ra进行译码，并且可以激活与行地址ra相对应的字线。例如，被激活的存储体行译码器可以将字线驱动电压施加到与行地址ra相对应的字线。

列地址锁存器250可以从地址寄存器220接收列地址col_addr，并且可以临时存储接收到的列地址col_addr。在一些示例实施例中，在突发模式下，列地址锁存器250可以生成从接收到的列地址col_addr递增的列地址。列地址锁存器250可以将临时存储的或生成的列地址应用于第一存储体列译码器270a至第十六存储体列译码器270s。

第一存储体列译码器270a至第十六存储体列译码器270s中被激活的存储体列译码器可以通过i/o选通电路290激活与存储体地址bank_addr和/或列地址col_addr相对应的读出放大器。i/o选通电路290可以包括用于选通输入/输出数据的电路，并且还可以包括用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的数据的读取数据锁存器，以及用于将数据写入第一存储体阵列310a至第十六存储体阵列310s的写入驱动器。

从第一存储体阵列310a至第十六存储体阵列310s中的一个存储体阵列读取的码字cw可以由耦接到要从中读取数据的该一个存储体阵列的读出放大器来感测，并且可以被存储在读取数据锁存器中。在ecc引擎400对码字cw执行ecc解码之后，可以通过数据i/o缓冲器295将存储在读取数据锁存器中的码字cw提供给存储控制器100。要写入第一存储体阵列310a至第十六存储体阵列310s中的一个存储体阵列中的主数据md可以从存储控制器100提供给数据i/o缓冲器295，可以提供给ecc引擎400，可以基于主数据md生成奇偶校验数据，并且主数据md和奇偶校验数据可以被写入驱动器写入一个存储体阵列中。

数据i/o缓冲器295可以基于时钟信号clk，在半导体存储器件200的写入操作中，将主数据md从存储控制器100提供给ecc引擎400，和/或可以在半导体存储器件200的读取操作中，将主数据md从ecc引擎400提供给存储控制器100。数据i/o缓冲器295还可以向ecc引擎400提供指示掩码写入操作的数据掩码信号dm。

在掩码写入操作中，ecc引擎400可以通过以下操作执行读取-修改操作：从存储单元阵列300中的目标页的子页接收数据和奇偶校验数据作为读取数据和读取奇偶校验数据，基于读取奇偶校验数据纠正读取数据中的至少一个错误位以生成纠正后的数据，并基于纠正后的数据和第一写入数据来生成第一奇偶校验数据。另外，ecc引擎400可以在正常写入操作中基于主数据md生成第一奇偶校验数据。

另外，在读取操作中，ecc引擎400可以从i/o选通电路290接收从一个存储体阵列读取的码字cw。ecc引擎400可以基于奇偶校验数据，对主数据md执行ecc解码，以纠正主数据中的至少一个错误位，并且可以将纠正后的数据提供给数据i/o缓冲器295。

控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以生成用于半导体存储器件200的控制信号，以执行写入操作和/或读取操作。控制逻辑电路210可以包括命令译码器211和模式寄存器212，命令译码器211对从存储控制器100接收到的命令cmd进行译码，模式寄存器212设置半导体存储器件200的操作模式。

例如，命令译码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、片选信号等进行译码来生成与命令cmd相对应的控制信号。控制逻辑电路210可以生成控制i/o选通电路290的第一控制信号ctl1和/或控制ecc引擎400的第二控制信号ctl2。

图3示出了图2的半导体存储器件200中的第一存储体阵列310a的示例。

参照图3，第一存储体阵列310a可以包括多条字线wl1-wlm(其中m是大于2的自然数)、多条位线btl1-btln(其中n是大于2的自然数)以及设置在字线wl1-wlm与位线btl1-btln之间的交叉点的多个存储单元mc。每个存储单元mc可以包括耦接到字线wl1-wlm中的一条字线和位线btl1-btln中的一条位线的存取(单元)晶体管以及耦接到单元晶体管的存储(单元)电容器。

图4示出了图2的半导体存储器件中示出的第一存储体阵列310a和ecc引擎400。

在图4中，为方便起见，示出了第一存储体阵列310a，但是，本文讨论的与第一存储体阵列310a相关的细节可以应用于存储体阵列310a-310s中的其他存储体。

参照图4，第一存储体阵列310a可以被划分为页，其中每个页包括子页和与各个子页相关联的奇偶校验数据。例如，第一存储体阵列310a的每个页的大小可以为8kb，并且该页的每个子页的大小可以为64b，但是本发明构思不限于此。可以为每个子页存储8b的奇偶校验数据。因此，在该示例中，第一存储体阵列310a可以包括与第一存储体阵列310a的给定页相关联的128个子页和1024个奇偶校验位。来自具有64b大小的每个子页的数据和具有8b大小的对应的奇偶校验数据可以被顺序地读取并提供给ecc引擎400。图4的页和子页大小仅是示例，并且不旨在限制本发明构思。

图5示出了在写入操作和读取操作期间的图3的半导体存储器件200的一部分。

在图5中，示出了控制逻辑电路210、第一存储体阵列310a、i/o选通电路290、ecc引擎400、奇偶校验先进先出(fifo)缓冲器281和地址fifo缓冲器283、第一子列译码器(scd1)271和第二子列译码器(scd2)272。

参照图5，第一存储体阵列310a可以包括数据区域dcr和奇偶校验区域pcr。数据区域dcr可以包括多个第一存储块mb0-mb7，即311-313，奇偶校验区域pcr可以包括至少第二存储块edb，即314。图5所示的第一存储块311-313的数目和第二存储块314的数目作为示例提供，并不旨在限制本发明构思。第一存储块311-313可以是决定半导体存储器件200的存储容量的存储块。第二存储块314可以用于ecc和/或冗余修复。

在每个第一存储块311-313中，可以以行和列布置多个第一存储单元。在第二存储块314中，可以以行和列布置多个第二存储单元。

i/o选通电路290可以包括分别连接到第一存储块311-313和第二存储块314的多个开关电路(mux)291a-291d。i/o选通电路290还可以包括通过开关电路291a-291c连接到数据区域dcr的i/o读出放大器(iosa)292a和写入驱动器(wrdrv)292b，以及通过开关电路291d连接到奇偶校验区域pcr的i/o读出放大器293a和写入驱动器293b。在半导体存储器件200中，可以同时访问与突发长度(bl)的数据相对应的位线，以支持表示可访问的列位置的最大数目的bl。例如，bl可以设置为8。

ecc引擎400可以通过第一数据线gio和第二数据线edbio连接到开关电路291a-291d。

控制逻辑电路210可以对命令cmd进行译码以生成用于控制开关电路291a-291d的第一控制信号ctl1和用于控制ecc引擎400的第二控制信号ctl2。控制逻辑电路210可以将第三控制信号ctl3提供给地址fifo缓冲器283和第一子列译码器271，并且可以将第四控制信号ctl4提供给奇偶校验fifo缓冲器281和地址fifo缓冲器283。

控制逻辑电路210可以包括命令监测器213，该命令监测器213监测从存储控制器100接收到的第一命令cmd的接收定时和第二命令cmd的接收定时。

当第一命令cmd是(正常)写入命令(例如，非掩码写入命令)时，控制逻辑电路210可以将第一控制信号ctl1提供给i/o选通电路290，使得写入数据md(第一写入数据)被写入数据区域dcr中的目标页中，并且可以将第二控制信号ctl2提供给ecc引擎400。ecc引擎400可以基于第二控制信号ctl2对写入数据md执行ecc编码，以生成写入奇偶校验数据wprt，并且可以将写入奇偶校验数据wprt存储在奇偶校验fifo缓冲器281中。在一些实施例中，ecc引擎400可以将写入数据md作为写入数据wmd提供给i/o选通电路290，以将其写入数据区域dcr。

控制逻辑电路210可以基于在参考时间间隔内是否接收到继第一命令cmd之后的第二命令cmd，来调整将写入奇偶校验数据(wprt)写入奇偶校验区域pcr的第一写入定时。

例如，响应于控制逻辑电路210在参考时间间隔到期之前接收到第二命令cmd，控制逻辑电路210可以控制i/o选通电路290、地址fifo缓冲器283和/或奇偶校验fifo缓冲器281，使得在与第二命令cmd相关联的和/或通过第二命令cmd接收到的写入数据wmd(第二写入数据)被写入数据区域dcr时的第二定时，写入奇偶校验数据(第一奇偶校验数据)wprt被写入奇偶校验区域pcr。

例如，响应于控制逻辑电路210在参考时间间隔到期之后接收到第二命令cmd，控制逻辑电路210可以控制i/o选通电路290、地址fifo缓冲器283和/或奇偶校验fifo缓冲器281，使得写入奇偶校验数据wprt响应于内部写入命令而被写入奇偶校验区域pcr，该内部写入命令是控制逻辑电路210在参考时间间隔结束时的第二定时生成的。

例如，响应于第一命令(例如，第一写入命令)指定掩码写入操作，控制逻辑电路210可以控制i/o选通电路290和ecc引擎400执行读取-修改操作使得：i/o选通电路290选择与通过第一命令接收到的和/或与第一命令相关联的目标地址相对应的目标页的子页，以从该子页读取数据和奇偶校验数据；将数据和奇偶校验数据作为读取数据rmd和读取奇偶校验数据rprt提供给ecc引擎400；ecc引擎400基于读取奇偶校验数据rprt纠正读取数据rmd中的至少一个错误位以生成纠正后的数据，以基于纠正后的数据和第一写入数据生成第一奇偶校验数据，并将第一奇偶校验数据存储在奇偶校验fifo缓冲器281中。

例如，响应于第一命令(例如，第一写入命令)指定掩码写入操作，ecc引擎400可以在控制逻辑电路210的控制下，对写入数据md执行ecc编码以生成第一奇偶校验数据，并将第一奇偶校验数据存储在奇偶校验fifo缓冲器281中。

例如，响应于第一命令指定读取操作，i/o选通电路290可以在控制逻辑电路210的控制下，从子页读取数据和奇偶校验数据，并将数据和奇偶校验数据作为读取数据rmd和读取奇偶校验数据rprt提供给ecc引擎400。ecc引擎400可以基于读取奇偶校验数据rprt纠正读取数据rmd中的至少一个错误位，以生成纠正后的数据c_md，并且可以将纠正后的数据c_md提供给数据i/o缓冲器295。

第一子列译码器271可以对列地址caddr进行译码，并且可以响应于第三控制信号ctl3来激活列选择信号csl以访问数据区域dcr。

奇偶校验fifo缓冲器281可以存储写入奇偶校验数据wprt，并响应于第四控制信号ctl4向写入驱动器293b提供延迟的写入奇偶校验数据wprt_d。奇偶校验fifo缓冲器281可以在写入定时，或者在响应于第四控制信号ctl4生成内部写入命令时的定时，向写入驱动器293b提供延迟的写入奇偶校验数据wprt_d，以写入第二写入数据md。

地址fifo缓冲器283可以存储列地址caddr，并且可以响应于第三控制信号ctl3和第四控制信号ctl4中的至少一者，向第二子列译码器272提供延迟的列地址caddr_d。地址fifo缓冲器283可以在写入定时，或者在响应于第四控制信号ctl4生成内部写入命令时的定时，向第二子列译码器272提供延迟的列地址caddr_d，以写入第二写入数据md。

第二子列译码器272可以对延迟的列地址caddr_d进行译码，并激活奇偶校验列选择信号pcsl以访问奇偶校验区域pcr。

在一些实施例中，第一子列译码器271和第二子列译码器272可以包括在图2中的存储体列译码器270a中。

图6是示出根据本发明构思的示例实施例的图5中的ecc引擎400的示例的框图。

在图6中，为了便于说明，数据i/o缓冲器295包括在图示中。

参照图6，ecc引擎400可以包括奇偶校验生成器410、ecc解码器430和标志生成器470。

ecc解码器430可以包括校正子(syndrome)生成电路440、校正子解码器450和数据纠正器460。校正子生成电路440可以包括校验位生成器441和校正子生成器443。

在一些实施例中，校正子生成电路440可以通过i/o选通电路290连接到存储单元阵列300(例如，第一存储体阵列310a)，校正子解码器450可以连接到校正子生成电路440，数据纠正器460可以连接到校正子解码器450。

标志生成器470可以接收数据掩码信号dm，可以在数据掩码信号dm指定掩码写入操作时输出具有第一逻辑电平(例如，高电平)的标志信号fl，并且可以在数据掩码信号dm指定正常(例如，非掩码)写入操作时输出具有第二逻辑电平(例如，低电平)的标志信号fl。标志生成器470可以将标志信号fl提供给奇偶校验生成器410和/或ecc解码器430。

奇偶校验生成器410可以基于标志信号fl，使用写入数据wmd生成写入奇偶校验数据wprt，或者可以合并写入数据wmd和纠正后的数据c_md以生成写入奇偶校验数据wprt。在一些实施例中，写入数据wmd可以与由数据i/o缓冲器295提供给ecc引擎400的数据md相关联。例如，在一些实施例中，当命令cmd是写入命令时，写入数据wmd可以对应于数据md。

奇偶校验生成器410可以基于标志信号fl，通过对写入数据wmd执行ecc编码来生成写入奇偶校验数据wprt，或者可以通过合并写入数据wmd和纠正后的数据c_md并对合并后的数据执行ecc编码来生成写入奇偶校验数据wprt。

校验位生成器441可以基于读取数据rmd生成校验位chb。校正子生成器443可以通过将读取奇偶校验数据rprt与校验位chb的对应位进行逐位比较，来生成校正子数据sdr。

校正子解码器450可以对校正子数据sdr进行解码，以生成指示读取数据rmd中的至少一个错误位的位置的错误位置信号eps。

数据纠正器460可以接收错误位置信号eps和读取数据rmd，可以纠正读取数据rmd中的至少一个错误位，并且可以将纠正后的数据c_md提供给奇偶校验生成器410和数据i/o缓冲器295。

在掩码写入操作中，数据纠正器460可以将纠正后的数据c_md提供给奇偶校验生成器410，在读取操作中，数据纠正器460可以将纠正后的数据c_md提供给奇偶校验生成器410和数据i/o缓冲器295。

图7是示出根据本发明构思的示例实施例的图5中的命令监测器213的示例的框图。

参照图7，命令监测器213可以包括计时器214、间隔比较器215和寄存器216。寄存器216可以存储与参考时间间隔rint相对应的时间间隔和/或在参考时间间隔rint期间时钟信号clk的触发次数。

计时器214可以接收命令cmd(例如，第一命令和/或第二命令)，当接收到命令cmd时生成具有预定脉冲宽度的间隔信号ins，并将间隔信号ins提供给间隔比较器215。

间隔比较器215可以在与第一命令cmd相对应的间隔信号ins被施加的时间点开始对时钟信号clk进行计数的计数操作，并且可以响应于第二命令cmd在参考时间间隔rint到期之前被施加，输出具有第一脉冲宽度的判定信号ds。

间隔比较器215可以响应于参考时间间隔rint到期而没有接收到第二命令cmd，或者响应于第二命令在参考时间间隔rint到期之后被施加，在参考时间间隔rint结束的时间点输出具有第二脉冲宽度的判定信号ds。

另外，当间隔比较器215输出判定信号ds时，间隔比较器215可以将复位信号rst施加到计时器214以使计时器214复位。

图8和图9示出根据本发明构思的示例实施例的主数据和数据掩码信号。

参照图8和图9，主数据md可以包括多个单位数据un1-unr(r是大于2的自然数)，并且每个单位数据un1-unr可以包括多个数据位。数据掩码信号dm可以包括与单位数据un1-unr相对应的多个掩码位dmb1-dmbr。

每个掩码位dmb1-dmbr可以指示是否写入单位数据un1-unr中相应的单位数据。掩码位dmb1-dmbr中的具有第一逻辑电平的掩码位指示相应的单位数据被掩码。

如图8所示，当掩码位dmb1-dmbr中的至少一个掩码位具有第一逻辑电平(例如，“h”)时，可以对主数据md执行掩码写入操作。如图9所示，如果所有掩码位dmb1-dmbr都具有第二逻辑电平(例如，“l”)，则可以对主数据md执行正常(例如，非掩码)写入操作。

图10示出了根据本发明构思的示例实施例的图6中的标志生成器的示例。

参照图10，标志生成器470可以包括“或”门471，“或”门471对掩码位dmb1-dmbr执行“或”操作以输出标志信号fl。

当掩码位dmb1-dmbr中的至少一位具有第一逻辑电平(例如，“h”)时，标志信号fl具有第一逻辑电平，并指定掩码写入操作。

当所有掩码位dmb1-dmbr都具有第二逻辑电平(例如，“l”)时，标志信号fl具有第二逻辑电平，并指定正常(例如，非掩码)写入操作。

图11是示出根据本发明构思的示例实施例的图5的半导体存储器件的示例操作的定时图。

参照图5至图7和图11，当由控制逻辑电路210响应于来自存储控制器100的写入命令生成的内部命令icmd指定写入操作wr时，如果自指定写入操作wr起经过了时间间隔twrite，则可以激活写入列选择信号wcsl，并且如果激活了写入列选择信号wcsl，则可以将写入数据wmd写入数据区域dcr中的目标页中。

这里，时间间隔twrite可以表示这样的时间间隔：在启动写入操作wr时开始并且在写入数据wmd被写入之前结束。即，时间间隔twrite可以表示与如下时间间隔相对应的异步延迟：在生成内部写入命令时开始并且在写入数据wmd被写入数据区域dcr中的目标页中时结束的时间间隔。

特别地，当从控制逻辑电路210从存储控制器100接收到写入命令的时间点起经过了与写入等待时间和突发长度的一半之和相对应的时间间隔时，可以在半导体存储器件200内部生成指定写入操作wr的写入信号。

可以在从指定了写入操作wr时起经过了列访问延迟时间tccd_l之后，从存储控制器100提供指定掩码写入操作mwr的命令cmd。假设列访问延迟时间tccd_l小于参考时间间隔rint。可以响应于指定掩码写入操作mwr的内部命令icmd，激活用于从目标页的子页读取数据和奇偶校验数据的内部读取列选择信号ircsl，并且来自子页的数据和奇偶校验数据可以作为读取数据和读取奇偶校验数据被提供给ecc引擎400。

如果从指定掩码写入操作wmr的时间点起经过了时间间隔twrite，则可以激活掩码写入列选择信号m_wcsl，并且当掩模写入列选择信号m_wcsl被激活时，可以将未掩码写入数据unm_wmd写入数据区域dcr中的目标页中。

可以在激活掩码写入列选择信号m_wcsl的时间点激活奇偶校验区pcr的写入列选择信号wcsl。在奇偶校验区pcr的写入列选择信号wcsl的激活之前基于写入数据wmd生成写入奇偶校验数据wprt，并且写入奇偶校验数据wprt可以响应于激活的写入列选择信号wcsl而写入奇偶校验区域pcr的相应区域中。

自指定了掩码写入操作mwr起，在时间间隔tprtgen(也示出为int1)期间，ecc引擎400可以合并未掩码写入数据unm_wmd和读取数据，以生成与合并后的数据相对应的奇偶校验数据mprt。

因为在自指定了掩码写入操作mwr起与第一时间间隔int1和第二时间间隔int2之和相对应的时间间隔期间，控制逻辑电路210未接收到新命令，所以控制逻辑电路210可以在时间间隔tprtgen结束的时间点生成内部写入命令iwr，并且可以响应于内部写入命令iwr激活与奇偶校验区域pcr相关联的内部写入列选择信号iwcsl。

这里，第一时间间隔int1对应于时间间隔tprtgen，在时间间隔tprtgen期间，ecc引擎400基于第一写入数据生成第一奇偶校验数据；第二时间间隔int2对应于从第一时间点到第二时间点的间隔，在第一时间点，通过第一命令接收到的和/或与第一命令相关联的第一写入数据wmd被写入数据区域dcr的目标页中，在第二时间点，可以从数据区域dcr的目标页读取第一写入数据wmd。参考时间间隔rint可以等于或大于第一时间间隔int1与第二时间间隔int2之和。第二时间间隔int2对应于从写入列选择信号wcsl被激活时开始到在内部读取列选择信号ircsl被激活之前恰好结束的时间间隔。

当内部写入列选择信号iwcsl被激活时，可以将与合并后的数据相对应的奇偶校验数据mprt写入奇偶校验区域pcr的相应位置中。这里，时间间隔tprtgen对应于ecc引擎400基于合并后的数据生成奇偶校验数据mprt的时间间隔。

在生成内部写入命令iwr之后，可以响应于来自存储控制器100的命令指定读取操作rd或预充电操作pre。

图12示出了图5的半导体存储器件200执行正常(非掩码)写入操作。

参照图5、图8至图10和图12，当标志信号fl具有第二逻辑电平并指定正常写入操作时，奇偶校验生成器410可以如参考标志512指示的那样基于64位的写入数据md生成8位的写入奇偶校验数据wprt，ecc引擎400可以如参考标志511指示的将64位的写入数据md写入第一存储体阵列310a中的数据区域dcr的目标页中，然后ecc引擎400可以如参考标志513指示的将8位的写入奇偶校验数据wprt写入第一存储体阵列310a中的奇偶校验区域pcr的对应位置中。

图13示出了图5的半导体存储器件200执行掩码写入操作。

参照图5、图8至图10和图13，当标志信号fl具有第一逻辑电平并指定掩码写入操作时，i/o选通电路290可以如参考标志533指示的执行读取操作，并且可以如参考标志531和532分别指示的从第一存储体阵列310a中的目标页的子页读取数据521和第一奇偶校验数据prt1，并且将数据521和第一奇偶校验数据prt1提供给ecc解码器430。

ecc解码器430可以如参考标志534指示的，基于第一奇偶校验数据prt1对数据521进行ecc解码，并且可以将纠正后的数据521'提供给奇偶校验生成器410。

奇偶校验生成器410可以如参考标志535指示的，合并(例如，修改)被掩码的写入数据m_md和纠正后的数据521'，以生成第二奇偶校验数据prt2。i/o选通电路290可以如参考标志536指示的，在将被掩码的写入数据m_md写入第一存储体阵列310a的目标存储位置之后，将第二奇偶校验数据prt2写入第一存储体阵列310a中的奇偶校验区域pcr的对应位置中。

在图13中，数据521可以包括64位并且可以包括错误位er，纠正后的数据521'可以包括64位。第一奇偶校验数据prt1可以包括8位，第二奇偶校验数据prt2可以包括8位。

图14是示出根据本发明构思的示例实施例的操作半导体存储器件200的方法的流程图。

参照图2至图14，提供了一种操作半导体存储器件200的方法，该半导体存储器件200包括：包括数据区域和奇偶校验区域的存储单元阵列300；ecc引擎400；以及控制ecc引擎400的控制逻辑电路210。

在该方法中，在操作s100中，控制逻辑电路210可以从外部存储控制器100接收第一命令和第一地址。

在操作s200中，控制逻辑电路210可以控制ecc引擎400和i/o选通电路290，使得在i/o选通电路290将与第一命令相关联的和/或通过第一命令接收到的主数据(例如，写入数据)写入数据区域的目标页中的同时，ecc引擎400基于主数据生成第一奇偶校验数据。

在操作s300中，控制逻辑电路210可以基于来自存储控制器100的第二命令的接收定时，调整第一写入定时，以将第一奇偶校验数据写入奇偶校验区域。

图15是示出图14中的在将写入数据写入数据区域中的同时生成第一奇偶校验数据的操作的流程图。

参照图2至图15，为了在操作s200中在将主数据(例如，写入数据)写入数据区域中的同时生成第一奇偶校验数据，控制逻辑电路210在操作s210中确定第一命令是否指定掩码写入操作。

当第一命令指定正常(例如，非掩码操作)写入操作(在s210中为否)时，在操作s230中，控制逻辑电路210可以控制ecc引擎400基于主数据生成第一奇偶校验数据。

当第一命令指定掩码写入操作(在s210中为是)时，在操作s250中，控制逻辑电路210可以控制ecc引擎400和i/o选通电路290在后台执行读取-修改操作(例如，与其他操作同时地执行读取-修改操作)，以生成第一奇偶校验数据。

控制逻辑电路210可以控制ecc引擎400和i/o选通电路执行读取-修改操作，使得：i/o选通电路290选择与通过第一命令接收到的目标地址相对应的目标页的子页，从子页读取数据和奇偶校验数据，并将数据和奇偶校验数据作为读取数据和读取奇偶校验数据提供给ecc引擎400，ecc引擎400基于读取奇偶校验数据纠正读取数据中的至少一个错误位，以生成纠正后的数据，并基于纠正后的数据和第一写入数据生成第一奇偶校验数据。

图16是示出执行图14中的读取-修改操作的操作的流程图。

参照图2至图14和图16，为了在操作s300中执行读取-修改操作以生成第一奇偶校验数据，控制逻辑电路210可以在操作s310中确定在参考时间间隔到期之前是否接收到第二命令。

如果在参考时间间隔到期之前接收到第二命令(s310中为是)，则在操作s330中，控制逻辑电路210可以控制ecc引擎400和i/o选通电路290，使得第一奇偶校验数据在通过第二命令接收到的第二写入数据被写入数据区域中时的第二定时被写入奇偶校验区域。

如果在参考时间间隔到期之后接收到第二命令(s310中为否)，则在操作s350中，控制逻辑电路210可以控制ecc引擎400和i/o选通电路290，使得第一奇偶校验数据响应于内部写入命令而被写入奇偶校验区域，该内部写入命令是控制逻辑电路210在参考时间间隔结束时的第二定时生成的。

如上所述，参考时间间隔对应于奇偶校验生成器410基于写入数据或合并后的数据生成第一奇偶校验数据的时间间隔。

控制逻辑电路210可以控制i/o选通电路290、地址fifo缓冲器283和/或奇偶校验fifo缓冲器281，使得在不同定时(timing)(例如，在不同时间(time))基于相同的列地址将第一写入数据和第一奇偶校验数据分别写入数据区域和奇偶校验区域。控制逻辑电路210可以控制i/o选通电路290、地址fifo缓冲器283和/或奇偶校验fifo缓冲器281，使得基于在不同定时(例如，在不同时间)激活的列选择信号将第一写入数据和第一奇偶校验数据分别写入数据区域dcr和奇偶校验区域pcr中。因此，基于相同的列地址，可以在第一时间将第一写入数据写入数据区域，并且可以在继第一时间之后的第二时间将第一奇偶校验数据写入奇偶校验区域。

此外，控制逻辑电路210可以使第一奇偶校验数据的生成包括在半导体存储器件200的后台操作中，使得写入数据的写入不受第一奇偶校验数据的生成的影响。因此，半导体存储器件200可以将写入数据的写入定时和奇偶校验数据的写入定时分开，并且可以提高性能。

图17是示出根据本发明构思的示例实施例的半导体存储器件600的框图。

参照图17，半导体存储器件600可以包括：在堆叠芯片结构中提供软错误分析和纠正功能的第一组裸片(die)610和第二组裸片620。在一些实施例中，第二组裸片620可以是高带宽存储器(hbm)。

第一组裸片610可以包括至少一个缓冲器裸片611。第二组裸片620可以包括多个存储器裸片620-1至620-p，多个存储器裸片620-1至620-p可以堆叠在第一组裸片610上并且可以通过多条贯穿硅通路(tsv)线传送数据。

存储器裸片620-1至620-p均可以包括单元核622，并且单元核622可以包括诸如根据本文所描述的本发明构思的包括数据区域和奇偶校验区域的存储单元阵列、i/o选通电路和控制逻辑电路。

缓冲器裸片611可以包括ecc引擎612，当从通过tsv线接收到的传输数据检测到传输错误时，ecc引擎612使用传输奇偶校验位纠正传输错误并生成纠错后的数据。ecc引擎612可以被称为通路ecc引擎。

在一些实施例中，半导体存储器件600可以是通过tsv线传送数据和控制信号的堆叠芯片型存储器件或堆叠式存储器件。tsv线也可以称为贯穿电极。

在传输数据时发生的传输错误可能是由于在tsv线发生的噪声引起的。由于在tsv线发生的噪声引起的数据故障可以与存储器裸片的故障操作引起的数据故障区分开，因此可以将在tsv线发生的噪声引起的数据故障视为软数据故障(或软错误)。软数据故障可能是由于传输路径上的传输故障而产生的，并且可以通过ecc操作来检测和修正。

例如，当传输数据是64位的数据时，传输奇偶校验位可以设置为8位。然而，本发明构思的范围和精神不限于此。传输奇偶校验位的数目可以增加或减少。

通过以上描述，形成在一个存储器裸片620-p的tsv线组632可以包括64条tsv线l1至lp，奇偶校验tsv线组634可以包括8条tsv线l10至lq。

数据tsv线组632的tsv线l1至lp和奇偶校验tsv线组634的奇偶校验tsv线l10至lq可以连接到对应地形成在存储器裸片620-1至620-p之间的微凸块mcb。

每个存储器裸片620-1至620-p可以包括dram单元，每个dram单元包括至少一个存取晶体管和一个存储电容器。

半导体存储器件600可以具有三维(3d)芯片结构或2.5d芯片结构，以通过数据总线b10与主机通信。缓冲器芯片611可以通过数据总线b10与主机连接。

表示为通路ecc电路的ecc引擎612可以基于通过奇偶校验tsv线组634接收到的传输奇偶校验位，确定通过数据tsv线组632接收到的传输数据是否发生传输错误。当检测到传输错误时，ecc引擎612可以使用传输奇偶校验位来纠正传输数据上的传输错误。当传输错误不可纠正时，ecc引擎612可以输出指示发生不可纠正的数据错误的信息。

ecc引擎612可以采用图4的ecc引擎400。因此，ecc引擎612可以分开设置写入数据的定时和写入奇偶校验数据的定时。在一些实施例中，存储器裸片620-1至620-p中的至少一个可以采用图4的ecc引擎400。在这种情况下，包括在存储器裸片620-1至620-p中的至少一个中的ecc引擎可以分开(调整)写入数据的写入定时和写入奇偶校验数据的写入定时。

当从高带宽存储器(hbm)或堆叠式存储器结构中的读取数据检测到错误时，该错误可能是由于通过tsv传输数据时的噪声而发生的错误。

根据本发明构思的示例实施例，如图17所示，ecc引擎612可以包括在缓冲器裸片611中。因此，可以检测和纠正软数据故障。软数据故障可以包括由于通过tsv线传输数据时的噪声而产生的传输错误。

图18是根据本发明构思的示例实施例的采用图17的半导体存储器件600的3d芯片结构700的截面图。

图18示出了主机和hbm直接连接而没有中介层的3d芯片结构700。

参照图18，可以使用倒装芯片凸块(flipchipbump)fb将主机裸片710(诸如，例如，片上系统(soc)、中央处理单元(cpu)和/或图形处理单元(gpu))设置在印刷电路板(pcb)720上。存储器裸片d11至d14可以堆叠在主机裸片720上，以实现如图17中的存储器裸片的hbm结构620。在图18中，省略了图17的缓冲器裸片611或逻辑裸片。然而，在一些实施例中，可以将缓冲器裸片611或逻辑裸片设置在存储器裸片d11与主机裸片720之间。为了实现hbm(620)结构，可以在存储器裸片d11至d14形成tsv线。tsv线可以与位于存储器裸片之间的微凸块mcb电连接。

图19是示出根据本发明构思的示例实施例的包括堆叠式存储器件的半导体封装件900的示图。

参照图19，半导体封装件900可以包括一个或更多个堆叠式存储器件910和存储控制器920。

堆叠式存储器件910和存储控制器920可以安装在中介层930上，并且安装有堆叠式存储器件910和存储控制器920的中介层930可以安装在封装基板940上。

在一些实施例中，堆叠式存储器件910之一可以采用图17中的半导体存储器件600，存储控制器920可以采用图1中的存储控制器100。

每个堆叠式存储器件910可以以各种形式实现，并且可以是堆叠有多个层的高带宽存储器(hbm)形式的存储器件。因此，在一些实施例中，每个堆叠式存储器件910可以包括缓冲器裸片和多个存储器裸片。缓冲器裸片可以包括ecc引擎，诸如，本文描述的ecc引擎400，每个存储器裸片可以包括存储单元阵列，诸如，本文描述的存储单元阵列300，并且存储单元阵列可以包括数据区域(例如，dcr)和奇偶校验区域(例如，pcr)。另外，每个存储器裸片可以包括诸如本文所描述的地址fifo缓冲器和奇偶校验fifo缓冲器。因此，每个存储器裸片可以将写入数据的写入定时和写入奇偶校验数据的写入定时分开，并且可以调整奇偶校验数据的写入定时。

多个堆叠式存储器件910可以安装在中介层930上，并且存储控制器920可以与多个堆叠式存储器件910通信。例如，堆叠式存储器件910和存储控制器920中的每一者可以包括物理区域，并且可以通过物理区域在堆叠式存储器器件910与存储控制器920之间进行通信。在一些实施例中，当每个堆叠式存储器件910包括直接存取区域时，可以通过安装在封装基板940下方的导电装置(例如，焊球950)和直接存取区域将测试信号提供给每个堆叠式存储器件910。

如上所述，根据本发明构思的示例实施例，半导体存储器件可以基于第一命令和第二命令的接收定时来调整奇偶校验数据的写入定时。另外，半导体存储器件可以使奇偶校验数据的生成包括在半导体存储器件的后台操作中，使得写入数据的写入不受奇偶校验数据的生成的影响。因此，半导体存储器件可以将写入数据的写入定时和写入奇偶校验数据的写入定时分开，并且可以提高性能。

本公开的各方面可以应用于半导体存储器件和使用半导体存储器件的各种系统。

前述内容是对示例实施例的说明，并且不应解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解的是，在实质上不脱离本发明构思的新颖教导和优点的情况下，可以对示例实施例进行许多修改。因此，所有这样的修改旨在被包括在如权利要求所限定的本发明构思的范围内。