专利名称：一种具有分层位线的存储装置的制作方法
技术领域：
本发明涉及一种用于减小芯片尺寸的具有分层位线的存储装置，特别地，涉及这样一种具有分层位线结构的存储器，其中，总位线能分成两个部分。
通常，对于存储装置，最重要的因素之一是价格。因此，可以使用增加产量并采用经济的生产工艺的方法。此外，可利用增加在芯片内集成的模片的数量的方法。如通常那样，模片的尺寸能通过按比例缩小设计规则来减小，这种规则应用到具有先进工艺的存储装置的设计。
诸单元的区域和读出放大器占据VLSI存储装置的大比例部分。在高集成度存储器中，连接到位线的单元数保持常数，这是由于这样一个事实，即位线电容和单元电容对一个存储单元的稳定读操作而言应该是低的。
这样，读出放大器数量的增加与存储器更高的集成度成正比。因此模片的尺寸可通过减少读出放大器数目而减小。
如上所述，能采用具有分层的位线作为减少读出放大器的数量的方法。
图1A表示按现有技术的分层位线。
连接到单元的位线分别具有m(自然数)个子位线(line/lines)SBi和/SBi(/SBi是SBi的反信号)(1≤i≤m)，它们都通过用作开关的晶体管4连接到总位线GB和/GB。
此外，标号1是一个字线，2是一个单元，3是用于将子位线连接到总位线的控制信号线，5是一个读出放大器，而10是用于将子位线连接到总位线的转换部分。
图1B说明现有的分层位线的操作。
在对单元存取，即对单元进行读和写操作的情况下，只有连接到单元2的子位线SB2和/SB2连接到总位线GB和/GB，其他的子位线被分隔开，结果位线的总电容，以及读出放大器的总数能够减少。
图2A表示现有技术的读出放大器110的区域以及单元阵列100的区域。
图2B表示当应用分层位线时单元阵列120、130的区域，读出放大器阵列110的区域，以及转换部分阵列140的区域。
对于图2B的分层位线，与现有分层位线相比较，注意到在连接到总位线的单元数增加4倍的情况下，其区域减小了3个读出放大器阵列110的区域和转换部分阵列140区域之间的差。
通常，子位线的电阻和电容是高的，这是由于它使用包括多晶硅层和钨硅化物层的钨聚化物(W-聚化物)(tungsten-polycide)。然而总位线的电阻和电容是低的，这是由于它使用的是金属层。
因此，当现有的分层位线应用到存储器产品时，其主要缺点在于难以得到容易加工的工艺和高的产量，这是由于总位线的宽度和缝隙应按一个最小的特征尺码设置。
本发明的目的是提供一种具有分层位线结构的存储装置，其中，总位线数量能减少一半。
按本发明的一个方面，提供一种包括按叠合位线结构存储数据的存储单元的存储装置，它包括多个放大器，用于将储存在所述存储单元内的数据传送到一输入/输出装置；根据所述存储单元数划分成多个部分，并有选择地连接到所述放大器的多条第一总位线；划分成相应于所述第一总位线的多个部分，并有选择地连接到所述放大器的多条第二总位线；多个第一转换装置，用于通过第一控制信号有选择地连接所述被划分的总位线；多对子位线，由第一和第二位线组成，连接到所述存储单元；以及多个第二转换装置，用于通过第二控制信号将所述子位线对电连接到所述第一或第二总位线，其中所述第一和第二位线通过所述第二转换装置分别连接到所述被划分后的总位线的不同部分，而连到所述子位线的所述被划分后的总位线被连接到所述放大器。
按本发明另一方面，提供一种存储装置包含多个放大器，用于将储存在所述存储单元中的数据传送到一个输入/输出装置；多个存储块包括连接到一第一存储单元的一第一位线；连接到一第二存储单元的一第二位线，其中所述第二位线同所述第一位线形成第一位线对；连接到一第三存储单元的一第三位线；连接到第四存储单元的一第四位线，其中所述第四位线同所述第三位线形成第二位线对；分别连接到所述第一到第四存储单元，用于选择所述存储单元的字线；有选择地连接到所述放大器中之一的一第一总位线；有选择地连接到另一个所述放大器的一第二总位线；第一转换装置，用于利用一第一控制信号，有选择地将所述第一位线连接到所述第一总位线和将所述第二位线连接到所述第二总位线；第二转换装置，用于利用第二控制信号有选择地将所述第三位线连接到所述第一总位线和将所述第四位线连接到所述第二总位线；以及第三转换装置，用于当存储单元是未选择的所述存储块时，通过一第三控制信号有选择地将所述第一总位线连接到所述第二总位线，从而所述第一和第二总位线有选择地传送相邻单元数据之一。
按本发明的其他方面，提供一种包括按开放式位线结构存储数据的存储单元的存储装置，包括多个放大器，用于将储存在所述存储单元中的数据传送到一输入/输出装置；根据所述存储单元数被划分成多个部分，并有选择地连接到所述放大器的多条总位线；多个第一转换装置，用于通过第一控制信号有选择地连接所述被划分的总位线；多对子位线，由第一和第二位线组成，连接到所述存储单元；以及多个第二转换装置，用于通过第二控制信号将所述子位线对电连接到所述总位线，其中所述第一和第二位线通过所述第二转换装置分别连接到所述被划分的总位线的不同部分，而连接到所述子位线的所述被划分的总位线连接到所述放大器。
通过参照下列附图，本领域技术人员能更好地理解本发明，而且其目的将成为显而易见的，附图中图1A是说明常规分层位线结构的示意图；图1B是说明图1A操作的示意图；图2A和2B是说明使用常规位线的和使用本发明分层位线的芯片的区域的示意图；图3A是说明构成本发明分层位线的转换部分的电路的示意图；图3B和3C是说明图3A操作的示意图；图4A是说明按本发明的具有叠合位线的一实施例的示意图；图4B是说明图4A操作的示意图；图5A是说明按本发明的具有开式位线的一实施例的示意图5B是说明图5A操作的示意图；图6是说明启动本发明的转换部分的方法的示意图；以及图7是说明用于产生总位线和子位线控制信号的电路的示意图。
参照图3A，说明用于形成本发明的分层位线的转换部分。
总位线分离信号GBSS加到一晶体管MC的栅极。该晶体管MC，像一个开关那样操作，使第一总位线GBa从第二总位线分离出来。
晶体管Ma1和Mb1是根据一子位线分离信号SBSS1将子位线SBa1和SBb1分别连接到第一和第二总位线GBa和GBb的开关。同样，晶体管Ma2和Mb2是根据子位线分离信号SBSS2将子位线SBa2和SBb2分别连接到第一和第二总位线GBa和GBb的开关。
图3B和3C是用于说明图3A中转换部分的操作的示意图。
如在图3B中所示，当子位线分离信号SBSS1被启动而晶体管Ma1和Mb1导通时，子位线SBa1和SBb1分别连接到第一和第二总位线GBa和GBb。此时，子位线分离信号SBSS2加到晶体管Mc，结果总位线分为第一和第二总位线GBa和GBb。
参照图3C，当子位线分离信号SBSS1未启动而晶体管Ma1和Mb1截止时，右子位线SBa2和SBb2分别连接到第一和第二总位线GBa和GBb。类似地，子位线分离信号SBSS2被启动而晶体管Ma2和Mb2导通。响应总位线分离信号GBSS，总位线由晶体管Mc分为第一和第二总位线GBa和GBb。
图4A表示按本发明的具有分层位线的叠合位线结构的示意图。
在本发明的一个实施例中，分层位线包括多个子位线SB1i(1≤i≤m)，/SB1i，SB2i和/SB2i，总位线GB1和GB2，以及转换部分。
一对子位线SB11和SB21分别连接到在字线W/L1上的两个单元。另一对子位线/SB11和/SB21分别连接到在另一字线W/L2上的两个单元。
总位线GB1和GB2连接到两个读出放大器SA1和SA2，它们读出并放大储存在单元中的数据。
根据总位线分离信号GBSSi(1≤i≤m/2)，多个子位线连接到总位线GB1和GB2中之一。
图4B示出说明图4A操作的示意图。
如果存取在子位线SB11和SB21上的单元，响应总位线分离信号GBSS1，总位线分为两个总位线GB1a和GB1b。根据子位线分离信号SBSS1，子位线SB11和/SB21分别连接到总位线GB1a和Gb2a。读出放大器SA1读出单元数据。同样，子位线SB21和/SB11分别连接到总位线GB2b和GB1b。读出放大器读出单元数据。
对于这种情况，其他的转换信号GBSSi(2≤i≤m/2)加到相应的开关晶体管，而不接收其他的子位线分离信号，结果，除连接到读出放大器的子位线SB11、SB21，/SB11和/SB21之外，其他子位线与总位线分离。
写操作按上述读操作相同的方法执行。
图5A示出按本发明另一实施例的开式分层位线。
如图5A所示，一个存储单元阵列由多条子位线SBai和SBbi(1≤i≤m)，一总位线GB，以及多个开关所组成。
两对子位线连接到在字线W/L1和W/L2上的四个单元。总位线GB连接在读出放大器SA1和SA2之间。读出放大器SA1和SA2读出并放大单元数据。根据总位线分离信号GBSSi(1≤i≤m/2)转换部分将多根子位线连接到总位线GB。同样，根据子位线分离信号SBSSi(1≤i≤m)，该转换部分将子位线连接到总位线GB。
图5B示出说明本发明操作的示意图。
假定子位线SBam和SBbm、总位线GB根据总位线分离信号GBSSm/2分为总位线GBa和GBb，以便将子位线SBam和SBbm分别连接到读出放大器SA1和SA2。同时，根据子位线分离信号SBSSm，该子位线SBam连接到总位线GBa。读出放大器SA1读出连接到子位线SBam的单元数据。子位线SBbm连接到总位线GBb，而读出放大器SA2读出连接到子位线SBbm的单元数据。
其他的总位线分离信号加到相应的开关晶体管，而其他的子位线分离信号未被选择，由此除连接到读出放大器的子位线SBam和SBbm外，子位线与总位线GB分离。
写操作的执行方法与读操作相同。
图6示出说明在按照本发明的开式位线结构使读出放大器两侧具有相同容性负载的方法的示意图。
在本发明的开式位线结构中，子位线对称地设置在存储单元阵列中，处在运算读出放大器的中间，因此在读出放大器两侧容性负载是完全相同的。因此，通过减小所有由读出放大器引起的容性负载，本发明能减少功率损耗。
图7示出说明用于产生总位线分离信号GBSSi(1≤i≤m/2)和子位线分离信号SBSSi(1≤i≤m)的方法的示意图。
在读或写操作中，用于访问单元的字线通过解码行地址而被选择。在启动以行地址解码选择的字线之前，将子位线连接到总位线的子位线分离信号SBSSi启动成为高电平。
其余未选择并未启动的子位线分离信号与总位线分离。
总位线分离信号GBSSi是提供有两个子位线分离信号SBSSi的“或非”门的操作结果。因此，随着通过该“或非”门产生总位线分离信号，总位线按传送单元数据划分为两个部分，这是由于在高电平状态由子位线分离信号产生的总位线分离信号是处在低电平状态，而其他的总位线分离信号是处在高电平状态。
当行地址改变时，解码结果因地址改变而改变。连接到通过上述方法访问的字线的子位线被连接到总位线，而总位线分离成两部分。
由以上说明显见，总位线按传送单元数据分离为两部分，并能控制两条子位线。因此，本发明具有减小芯片尺寸的效应，存储器的价格也降低。此外，本发明能容易地形成总位线，同时减小功率损耗。
虽然为说明目的已公开了本发明的最佳实施例，但本领域技术人员将理解各种改型、附加和减少都是可能的，而不脱离在所附权利要求书中公开的本发明的范围和精神。
权利要求
1.一种叠合位线结构的包括存储数据的存储单元的存储装置，包括多个放大器，用于将存储在所述存储单元中的数据传送到一输入/输出装置；多条第一总位线，根据所述存储单元数划分为多个部分，并有选择地连接到所述放大器；多条第二总位线，划分为相应于所述第一总位线的多个部分，并有选择地连接到所述放大器；多个第一转换装置，用于通过第一控制信号有选择地连接所述被划分的总位线；多个子位线对，由第一和第二位线组成，被连接到所述存储单元；以及多个第二转换装置，用于通过第二控制信号将所述子位线对电连接到所述第一或第二总位线，其中所述第一和第二位线分别通过所述第二转换装置连接到所述被划分的总位线的不同部分，以及连接到所述子位线的被划分的总位线连接到所述放大器。
2.按照权利要求1的存储装置，其中所述第二控制信号在启动信号加到所述存储单元之前加到所述第二转换装置。
3.按照权利要求1的存储装置，通过操作所述第二控制信号产生所述第一控制信号。
4.一种存储装置，包括多个放大器，用于将储存在所述存储单元中的数据传送到一输入/输出装置；多个存储块包括第一位线，连接到第一存储单元；第二位线，连接到第二存储单元，其中所述第二位线和所述第一位线形成第一位线对；第三位线，连接到第三存储单元；第四位线，连接到第四存储单元，其中所述第四位线和所述第三位线形成第二位线对；字线，分别连接到所述第一到第四存储单元，用于选择所述存储单元；第一总位线，有选择地连接到所述放大器中之一；第二总位线，有选择地连接到所述另一个放大器；第一转换装置，用第一控制信号有选择地将所述第一位线连接到所述第一总位线，以及将所述第二位线连接到所述第二总位线；第二转换装置，用第二控制信号有选择地将所述第三位线连接到所述第一总位线，以及将所述第四位线连接到所述第二总位线；第三转换装置，用于当存储单元是所述未选择的存储块时，通过第三控制信号有选择地将所述第一总位线连接到所述第二总位线，由此所述第一和第二总线有选择地传送相邻单元数据中之一。
5.按照权利要求4的存储装置，其中所述控制信号在启动信号加到所述字线之前加到所述第二转换装置。
6.按照权利要求4的存储装置，所述第三控制信号由操作所述第一和第二控制信号产生。
7.一种开式位线结构的包括储存数据在存储单元的存储装置，包括多个放大器，用于将储存在所述存储单元中的数据传送到一输入/输出装置；多条总位线，根据所述存储单元数分为多个部分，并有选择地连接到所述放大器；多个第一转换装置，用于通过第一控制信号有选择地连接所述被划分的总位线；多个子位线对，由第一和第二位线组成，被连接到所述存储单元；以及多个第二转换装置，用于通过第二控制信号将所述子位线电连接到所述总位线，其中所述第一和第二位线通过所述第二转换装置分别连接到所述被划分的总位线的不同部分，而连接到所述子位线的被划分的总位线连接到所述放大器。
8.按照权利要求7的存储装置，其中所述第二控制信号在启动信号加到所述存储单元之前加到所述第二转换装置。
9.按照权利要求7的存储装置，所述第一控制信号由操作所述第二控制信号产生。
全文摘要
按照本发明，一种存储装置具有用于减小芯片尺寸的分层位线，具体地说，具有这样一种分层位线结构，其总位线能划分为两个部分，通过提供的开关选择被划分的总位线和连接到存储单元的子位线。
文档编号G11C7/18GK1146604SQ9610847
公开日1997年4月2日 申请日期1996年5月22日 优先权日1995年5月22日
发明者徐祯源 申请人:现代电子产业株式会社