专利名称：具有时钟信号频率可变功能的可与计算机连接的数据无线电装置的制作方法
技术领域：
本发明涉及可以连接到计算机的可与计算机连接数据无线电装置，更具体地说，涉及时钟信号频率可变的可与计算机连接的数据无线电装置。
通过将无线电装置连接到计算机上，接收数据送入计算机，也可以通过无线电的途径把来自计算机的数据发送出去，这个应用领域正在日益扩大。例如，将一个插卡大小的无线电装置插入笔记本式个人计算机上用来插内存卡的插槽上像访问内存卡那样通过无线电途径传送数据。
这样一种无线电装置，在日本专利公开(Heisei 5-199155)中已有揭示，其中确定无线电装置中每个电路的工作频率的时钟信号频率，是根据用于接收的无线电通道的通道分离而改变的。如果通道分离狭窄，则时钟信号频率降低，以减小时钟信号谐波造成的通道干扰。另一方面，在可以连接到计算机上的无线电装置(下文称为可与计算机连接的数据无线电装置)中，时钟信号频率可以根据是否与计算机连接而改变，使得无线电装置的工作能跟上计算机的工作速度。如果不连接计算机，则降低时钟信号工作频率，以实现功率消耗和噪声产生的降低。同样地，如果连接计算机，则提高时钟信号工作频率，以便使无线电装置跟上计算机的工作速度。
图1是说明一般采用的可与计算机连接的数据无线电装置结构的简图。可与计算机连接的数据无线电装置101包括用来接收信号的接收天线102、对接收的信号进行解调用的接收解调电路103、对解调了的信号进行解码并完成差错检测用的解码器104、以及对各控制功能起中心作用的中央控制单元(CPU)105。连接到CPU上的有存有程序和各种固定数据的只读存储器(ROM)，和对解码数据进行读写控制并作为计算机和数据无线电装置之间界面的个人计算机存储卡国际协会(PCMCIA)控制器107。用于产生供CPU105操作用的时钟信号的振荡电路108通过对时钟信号分频的计数电路109与CPU105连接。
PCMCIA连接器111连接到PCMCIA控制器107上，前者将可与计算机连接的数据无线电装置连接到计算机110和存储准备发送或接收的数据用的随机存储器(RAM)上。PCMCIA控制器107包括能从其中拉出较大驱动电流的高驱动能力水平的输出缓冲器114、对准备通过输出缓冲器从RAM发送或接收数据的完成各种读写控制用的控制段113、以及检测计算机110是否连接到PCMCIA连接器用的连接检测电路115。
通过PCMCIA控制器107，RAM112既可以从计算机110访问，又可以从CPU105访问。有时计算机的操作频率高达100兆赫。为了让CPU105跟上这样高的操作速度，需要采用高驱动能力水平的输出缓冲器114作为缓冲器电路，以便允许拉出更大的电流量。CPU105具有足以处理天线102接收的信号的兆赫范围的操作速度能力。为了改善对计算机110的响应，最好让CPU 105在更高的速度下操作。为此，用连接检测电路115检测计算机110是否连接。当计算机连接时，令计数电路的分频值比率取小值，以便以高速的时钟信号供给CPU105。同样，当计算机不连接时，令计数电路的分频值比率取大值，以便以低速的时钟信号供给CPU105。
如果CPU105的时钟信号操作频率在计算机连接时增大，CPU105就能跟上计算机110的操作速度。但是，在这种情况下，有产生噪声的问题。当时钟信号的频率增大时，就会产生噪声，引入接收天线及其后的接收电路，从而使接收数据的差错率增大，就是说，接收状态变坏。同样地，传统采用的可连接计算机的数据无线电装置中完成并行数据传输，访问RAM需要10至30条信号线。高驱动能力水平的输出缓冲器的单位操作频率的功率消耗比低驱动能力水平的输出缓冲器的功率消耗高。所以，数据无线电装置的功率消耗就高。另外，因为即使在计算机不访问时，仍旧采用为了跟上计算机的操作速度而提供的高驱动能力水平的输出缓冲器，电功率便被浪费了。尤其是在用电池工作的数据无线电装置中，就有功率消耗高导致电池寿命缩短的问题。
因此，本发明的一个目标是提供一种能够根据信息处理装置是否连接而降低功率消耗的可连接计算机的数据无线电装置。
本发明的另一个目标是提供一种在计算机连接时能提高操作速度而同时又将接收数据的差错率抑制在低水平的可连接计算机的数据无线电装置。
为了达到本发明的一个方面，数据无线电装置包括用来接收无线电信号以便从接收到的无线电信号产生无线电数据的接收段，存储数据用的数据存储段，用来检测信息处理装置是否连接到数据无线电装置的连接状态检测段，具有几种驱动能力水平并以由驱动能力切换信号确定的驱动能力水平来访问数据存储段用的访问段，以及根据连接状态检测段的检测结果向访问段发出驱动能力切换信号、并控制访问段对数据存储的访问、使接收段接收的无线电数据存入数据存储段、而将所存的无线电数据从数据存储段供给信息处理装置的访问控制段。
在这种情况下，访问段具有两个驱动能力水平，并响应驱动能力切换信号，当连接状态检测段检测出信息处理装置连接时，确定高的驱动能力水平，而当连接状态检测段检测出信息处理装置不连接时，确定低的驱动能力水平。作为另一方案，信息处理装置向存储控制段发出从数据存储段读出无线电数据的读请求。在这种情况下，存储段具有两个驱动能力水平，并向应驱动能力切换信号，当连接状态检测段检测出信息处理装置连接而且信息处理装置向访问控制段发出了读请求时，确定高的驱动能力水平，而当连接状态检测段检测出信息处理装置不连接时，确定低的驱动能力水平。无论在哪一种情况下，访问段都具有总是处于激活状态下的第一输出缓冲器，以及与第一输出缓冲器并联的并向应驱动能力切换信号选择性地被激活的第二输出缓冲器，从而当只有第一输出缓冲器激活时达到低的驱动能力水平，而当第一和第二输出缓冲器都激活时达到高的驱动能力水平。
在某些情况下，接收段包括一个用来检测无线电数据的差错的差错检测段，而数据无线电装置还包括用来产生时钟信号的发生段，以及用来以根据差错检测段的检测结果确定的分频值对时钟信号进行分频的分频段。
为了达到本发明的另一个方面，数据无线电装置包括用来接收无线电信号以便从接收到的无线电信号产生无线电数据的接收段，用来检测无线电数据差错的差错检测段，存储数据用的数据存储段，用来产生时钟信号的发生段，用来以根据差错检测段的检测结果确定的分频值对时钟信号进行分频的分频段，用来访问数据存储段、把无线电数据写入数据存储段并从数据存储段读出无线电数据的访问段，以及根据分频后的时钟信号进行操作的访问控制段。访问控制段根据差错检测段的检测结果确定几个预定的分频值中的一个作为分频值，并将该预定的分频值供给分频段。当差错检测段检测出差错时，访问控制段就将一个比已供给分频段的分频值大的新的分频值供给分频段。同样，当信息处理装置发出了读请求，要从数据存储段读出所存的无线电数据时，访问控制段将几个预定的值中最大的一个作为分频值供给分频段。在某些情况下，数据无线电装置还包括连接状态检测段，用来检测信息处理装置是否连接到数据无线电装置。当连接状态检测段检测出信息处理装置连接时，访问控制段将几个预定值中最大的一个作为分频值供给分频段。
为了达到本发明的再一个方面，数据无线电装置包括用来接收无线电信号以便从接收到的无线电信号产生无线电数据的接收段，用来检测无线电数据差错的差错检测段，产生信号的振荡器，用来按分频值对振荡器来的信号进行分频以产生时钟信号的分频段，存储数据用的数据存储段，用来检测信息处理装置是否连接至数据无线电装置的连接状态检测段，具有几种驱动能力水平并以由驱动能力切换信号确定的驱动能力水平来访问数据存储段用的访问段，响应时钟信号而操作、根据连接状态检测段的检测结果向访问段发出驱动能力切换信号、并控制访问段对数据存储的访问、使接收段接收的无线电数据存入数据存储段、而信息处理装置可以从数据存储段读出所存的无线电数据、并根据差错检测段的检测结果确定几个预定值中的一个作为分频值、并将该预定的分频值供给分频段的访问控制段。
图1是说明传统的可连接计算机的数据无线电装置结构的框图；图2是说明本发明第一实施例的可连接计算机的数据无线电装置结构的框图3是说明本发明第一实施例的驱动能力可变的输出缓冲器结构的框图；图4是说明本发明第一实施例的可连接计算机的数据无线电装置初始化过程的流程图；图5是说明本发明第一实施例的可连接计算机的数据无线电装置接收过程的流程图；图6A，6B和6C是说明本发明第二实施例的可连接计算机的数据无线电装置初始化过程和接收过程的流程图；下面将参照附图描述本发明的可以连接到计算机的可连接计算机数据无线电装置。
图2说明本发明实施例的可连接计算机的数据无线电装置的结构。参照图2，可连接计算机的数据无线电装置11包括用来接收信号的接收天线12、对接收的信号进行解调的接收解调电路13、对解调的信号进行解码并完成差错检测的解码器14、以及对包括解调数据进行读写控制等各种控制具有中心功能的中央处理单元CPU15。CPU15直接连接到用来存储程序和各种固定数据的只读存储器(ROM)16和个人计算机内存卡国际协会(PCMCIA)电路17，后者用来完成解调数据读写并建立与计算机的接口还通过用来完成对来自振荡电路18的振荡信号的分频以产生CPU15工作用的时钟信号的计数器电路18、连接到用来产生振荡信号的振荡电路19。PCMCIA电路17连接到PCMCIA连接器22，后者连接到计算机21和存储解调的数据和来自计算机准备发送的数据的随机存储器(RAM)23上。
PCMCIA电路17包括连接到CPU15和PCMCIA连接器22上、根据CPU15的指令完成RAM的读写控制的控制段24，连接到RAM23和控制段24的高的驱动能力水平用的驱动能力可变的输出缓冲器25，连接到RAM23和控制段24的低的驱动能力水平用的驱动能力可变的输出缓冲器25、向应来自CPU15的切换信号在输出缓冲器25和26之间切换用的驱动能力开关27，以及连接到控制段24和CPU15、检测计算机是否连接的连接检测电路28。通过PCMCIA控制器17，计算机21和CPU15都可以访问RAM23。连接检测电路28包括，例如，当计算机21连接时其电位被上拉的拉低端子。通过检查该端子的电位，连接检测电路28就可以决定计算机21是否连接到可连接计算机的数据无线电装置11。
图3是说明其驱动能力水平可以切换的驱动能力可变的输出缓冲器结构。参照图3，驱动能力可变的输出缓冲器31既有高驱动能力水平的输出缓冲器25的功能，又有低驱动能力水平的输出缓冲器26的功能。驱动能力可变的输出缓冲器31设计得使其驱动能力水平可以通过开关27响应来自CPU15的切换信号32进行切换。驱动能力可变的输出缓冲器31包括CMOS输出缓冲器33和三态CMOS输出缓冲器34。三态CMOS输出缓冲器34的输入端连接到CMOS输出缓冲器33的输入端上，三态CMOS输出缓冲器34的输出端连接到CMOS输出缓冲器33的输出端上。当切换信号32为“高”时，三态CMOS输出缓冲器34输出输入信号，当切换信号32为“低”时，三态CMOS输出缓冲器34设置为高阻抗状态。在驱动能力可变的输出缓冲器31准备用作低驱动能力水平的输出缓冲器的情况下，切换信号32设置为“低”的状态。于是，只有CMOS输出缓冲器33用作输出缓冲器。假如在驱动能力可变的输出缓冲器31准备用作高驱动能力水平的输出缓冲器，切换信号32设置为“高”的状态。于是，CMOS输出缓冲器33和三态CMOS输出缓冲器34同时用作输出缓冲器。由于CMOS输出缓冲器33和三态CMOS输出缓冲器34都工作，就可以流过大的电流，所以CPU15就可以跟上信号的高速变化。
图4表示图2所示可与计算机连接的数据无线电装置接收前的初始化的流程。CPU15首先设置输出缓冲器，使之能用作低驱动能力水平的输出缓冲器(步S102)。接着，将数值“16”作为分频值设入计数电路18(步S104)。结果，如果振荡电路19产生的振荡信号频率为16兆赫，就为CPU15得到1兆赫的时钟信号。这样，CPU15由频率为振荡电路19振荡信号频率1/16的时钟信号驱动。当来自振荡电路19的信号被16分频时，操作频率低得无法适当地处理接收的数据。CPU15将一个内部寄存器分配给一个变量，该变量指示解码器14当时的通信中是否检测出差错。下文中将该变量称作“差错变量”。差错变量为“0”表示解码器14没有检测出差错，而差错变量为“1”表示解码器14检测出差错。CPU15还将另一个内部寄存器分配给一个变量，该变量指示解码器14以前的通信中的上一帧是否曾检测出差错。下文中将该变量称作“变化变量”。变化变量为“0”表示解码器14不曾检测出差错，而变化变量为“1”表示解码器14曾检测出差错。设置了分频值之后，CPU15将差错变量置为“0”(步S106)。这样初始化就完成了。
接着，执行准备接收的过程。初始化过程之后，CPU15根据连接检测电路28来的信息，确定计算机是否连接(步S108)。当它确定计算机没有连接(步S108N)时，将分频值置为“16”(步S110)。同样地，由于数据无须高速写入RAM23，所以驱动能力开关27切换到低驱动能力水平一侧(步S112)。当计算机21连接(步S108Y)，就确定差错变量是否为“1”(步S114)。在以前的通信中上一帧是否曾经出过任何差错，这是根据差错变量确定的。当差错变量为“0”，亦即不曾检测出差错时(步S204N)，分频值改为“2”(步S116)。此后，CPU15向开关27发出一个驱动能力切换信号，开关27将驱动能力可变的输出缓冲器31切换到高驱动能力一侧(步S118)。当差错变量为“1”时(步114Y)时，规定高驱动能力水平的输出缓冲器，而不改变分频值(步S116)。在步S112或步S118规定了输出缓冲器的驱动能力水平之后，在一个通信过程中，将指示解码器14差错检测历史的变化变量初始化为零(步S120)。分频值改为“2”(步S116)。此后，CPU15向开关27发出一个驱动能力切换信号，开关27将驱动能力可变的输出缓冲器31切换到高驱动能力一侧(步S118)。接收的准备过程完成。这样，初始化和接受准备过程之后，CPU15处于等待状态，等待接收的开始。当计算机21连接，输出缓冲器预先设置为高驱动能力水平。这样，就可以跟上来自计算机21的访问。同样，当计算机21连接，分频值的初始值根据以前的通信的上一帧差错检测状态而改变。同样，当计算机21不连接，而处于等待状态，分频值设置为“16”，以图降低功率消耗。
接着，参照图5描述接收过程。当计算机21连接，有这样一种情况，即接收天线12接收的信号，解码器14解码的数据存入RAM23，而计算机21读出存入RAM23中的数据。
因为变化变量在上面的步骤(步S120)中被初始化为“0”，CPU15准备接收经过无线电途径传送来的无线电信号。当接收开始时，它确定差错变量和变化变量之中是否有一个为“1”(步S202)。当这两个变量都不是“1”(步S202N)，CPU15将数值2置入计数器电路作为分频值(步S204)。当差错变量和变化变量中至少有一个为“1”(步S202Y)，分频值改为“4”(步S206)。
分频值在步骤S2064或S206设置之后，确定在当前的通信中(步S208)解码器14是否检测出差错。当查出差错时(步S208Y)，差错变量和变化变量置成“1”，分频值设置变为“4”(步S214)。由于检测出了差错，分频值便设置为大值，将CPU的操作速度设置为中速。以此减小CPU15工作时产生的噪声，从而抑制接收差错的出现。另一方面，如果没有检测到任何差错(步S208N)，差错变量复位为“0”(步S210)。然后，确定接收是否继续进行(步S216)。如果确定接收不结束(步S216N)，控制返回至步S202，反复执行接收过程。如果确定接收结束(步S216Y)，则接收过程结束。图5所示过程是反复执行接收。就是说，接收结束之后，控制返回步S102。但是，控制可以返回步S108。
这样，在等待状态，当计算机21不连接，分频值设置为“16”，使CPU15在低速下运行，结果，把功率消耗抑制在低水平。同样，当计算机21连接时，令CPU15在高速或中速下运行，以准备计算机21的访问。
在这个实施例中，接收时的分频值有两个，亦即“2”和“4”。但是，分频值的数目可以更多。分频值为“2”时，CPU15在高速下运行。分频值为“4”时，它在中速下运行。当以前的通信以分频值“2”开始时，如果由于接收过程中出现差错，而使分频值改为“4”，但是此后不再发生差错，最好下一次接收以分频值“2”开始。为此原因，如果在以前的通信的上一帧中的接收结束时没有检测出差错，则分频值变回“2”(步S114和S116)。如果在以前的通信的上一帧检测出差错，则由于在分频值“4”上容易产生差错，下一次通信分频值仍保持“4”。所以，在等待状态中(步S114Y)，分频值保持不变，而不变回“2”。
当计算机不连接时，接收开始时分频值置为“4”。因为数据无线电装置不能在长时间的接收中维持这样的操作速度，所以在接收开始后将分频值减小(步S204和S206)。在这种情况下，在以前的通信的接收结束时没有检测出差错时(步S202N)，分频值置为“2”，而当以前的通信接收结束时检测出任何差错时(步S202Y)，分频值置为“4”。同样，当以前的通信接收结束时检测出任何差错时(步S208N)，但是当前通信接收中没有检测出差错(步S208N)，则控制从步202返回步210，使分频值在步S116处变回“2”，因为差错变量回到“0”。
这样，当计算机21不连接处于等待状态时，首先将分频值设置为“16”，并选择低驱动能力水平的输出缓冲器。结果，达到低的功率消耗。当计算机21处于等待状态连接时，分频值设置为“2”或“4”，并选择高驱动能力水平的输出缓冲器。结果，CPU15跟上来自计算机21的高速访问。同样，当接收不出差错时，分频值设置为“2”，使CPU15在高速下运行。一旦接收出错时，分频值设置为“4”，以抑制噪声的出现。
下面参照图6A至6C，描述本发明第二个实施例的可与计算机连接的数据无线电装置。
图6A表示图2所示可与计算机连接的数据无线电装置的初始化过程的流程。CPU15首先设置输出缓冲器，使低驱动能力水平的输出缓冲器可以使用(步S302)。接着，将数值“16”作为分频值置入计数器电路18(步S304)。这样，CPU15由频率为来自振荡电路19的振荡信号频率1/16的时钟信号驱动。当来自振荡电路19的震荡信号被16分频时，工作频率低得无法适当地处理接收的数据。CPU15分配两个内部寄存器，分别作为差错变量和“变化变量”。设置分频值之后，CPU15将差错变量设置为“0”(步S306)。这样，如同第一实施例，初始化就完成了。
接着，执行准备接收的过程。初始化过程之后，CPU15确定是否有来自计算机21的访问(步S402)。计算机21访问RAM23时，计算机21在CPU15的一个内部寄存器设置读请求。这样，CPU15知道计算机21是否要进行访问。当它确定计算机21不进行访问(步S402N)时，控制从图6A的步S306进到图5的上述接收过程。
当它确定计算机21进行访问(步S402Y)时，它确定差错变量是否为“1”(步S404)。以前的通信的上一帧中是否检测到差错，这是根据差错变量确定的。当差错变量为“0”时，就是说，没有检测到差错(步S404N)时，分频值改为“2”(步S116)。CPU15向开关27发出驱动能力切换信号之后，开关27将驱动能力可变的输出缓冲器31切换到高驱动能力水平一侧(步S408)。当差错变量为“1”(步S404Y)时，规定高驱动能力水平的输出缓冲器而不改变分频值(步S406)。步S408规定输出缓冲器的驱动能力水平之后，变化变量在一次通信(步S10)过程中初始化为“0”。这样，初始化和接收准备之后，CPU15执行图5所示的过程。
参照图6C，确定计算机21的访问过程是否已经结束(步S502)。计算机21不连接时，或者计算机21的访问已经结束时，答案是“是”。如果答案是“是”，就执行步S504，使分频值回到“16”(步S54)。同样，当计算机21的访问结束，因为数据无需高速写入RAM23，驱动能力开关27切换到低驱动能力水平一侧(步S506)。步S506规定了输出缓冲器的驱动能力水平之后，作为指示解码变化变量被初始化为“0”(步S120)。
在第二个实施例中，仅仅在存在来自计算机21的访问请求时才采用高驱动能力水平的输出缓冲器。所以，比第一个实施例更能降低功率消耗。另外，完成与第一实施例中相同的功能。
如上所述，按照本发明，因为当该信息处理装置连接时，输出缓冲器的驱动能力水平设为较高的值，CPU15就能跟上信息处理装置的操作速度。同样，当该信息处理装置不连接时，由于把输出缓冲器的驱动能力水平设为较低的值，故功率消耗降低。还有，当该信息处理装置不连接时，由于把输出缓冲器的驱动能力水平设为较低的值，而该数据写装置的操作速度降低，故引入接收的无线电数据的噪声减小。
另外，按照本发明，在接收的无线电数据中检测到差错时，时钟信号的频率降低，以降低数据写的操作速度，而当接收的无线电数据没有差错时，提高时钟信号的频率，以提高CPU的操作速度。所以，操作速度可以在无线电数据不出差错的范围内变化，使得CPU能够跟上信息处理装置的操作速度，并可抑制噪声的产生。
权利要求
1.数据无线电装置，其特征在于它包括用于接收无线电信号、以便从接收到无线电信号产生中无线电数据的接收装置，用于完成信息处理装置是否连接以及无线电数据是否有差错这两个检测中至少一个的检测装置，用于存储数据用的数据存储装置，用于产生时钟信号用的产生装置，用于按照分频值对时钟信号进行分频的分频装置，用于访问所述数据存储装置、将无线电数据写入所述数据存储装置、或从其中读出无线电数据的访问装置，以及用于按照所述检测装置的检测结果，将所述分频值供给所述分频装置，并控制所述访问装置的访问控制装置。
2.权利要求1提出的数据无线电装置，其特征在于所述检测装置包括用于检测无线电数据中是否有差错的差错检测装置，而且其中访问控制装置按照所述差错检测装置的检测结果，确定几个预定值中的一个作为分频值，并将所述确定了的分频值供给所述分频装置。
3.权利要求2提出的数据无线电装置，其特征在于当所述差错检测装置检测出差错时，访问控制装置用一个大于已经供给所述分频装置的先前的分频值的新的分频值供给所述分频装置。
4.权利要求1提出的数据无线电装置，其特征在于所述检测装置包括用于检测所述信息处理装置是否连接到数据无线电装置的连接状态检测装置，而且当所述连接状态检测装置检测出所述信息处理装置连接时，所述访问控制装置将几个预定值中最大的一个作为分频值，提供给所述分频装置。
5.权利要求1提出的数据无线电装置，其特征在于所述检测装置包括用于检测所述信息处理装置是否连接到所述数据无线电装置的连接状态检测装置，而且连接到数据无线电装置的所述信息处理装置向所述访问控制装置发出用于将所存的无线电数据从所述数据存储装置读出的读请求，而且其中所述访问控制装置在所述信息处理装置发出读请求时，将几个预定值中最大的一个作为分频值，提供给所述分频装置。
6.权利要求1至5中的任何一个提出的数据无线电装置，其特征在于其中所述检测装置包括用于检测所述信息处理装置是否连接到所述数据无线电装置的连接状态检测装置，而且其中所述访问控制装置根据连接状态检测装置的检测结果，向访问装置发出驱动能力转换信号，而且其中所述访问装置有多个驱动能力水平，并以按照所述驱动能力转换信号确定的驱动能力水平，对所述数据存储装置进行访问。
7.权利要求6提出的数据无线电装置，其特征在于其中所述访问装置有两个驱动能力水平，并响应所述驱动能力转换信号，当连接状态检测装置检测出所述信息处理装置连接时，响应所述驱动能力转换信号，确定一个高的驱动能力水平，而当连接状态检测装置检测出所述信息处理装置不连接时，确定一个低的驱动能力水平。
8.权利要求7提出的数据无线电装置，其特征在于其中所述访问装置包括总是处于激活状态的第一输出缓冲器和一个与所述第一输出缓冲器并联的第二输出缓冲器，后者响应所述驱动能力转换信号进行选择性的激活，从而当只有所述第一输出缓冲器被激活时，实现低的驱动能力水平，而当所述第一输出缓冲器和所述第二输出缓冲器都被激活时，实现高的驱动能力水平。
9.权利要求6提出的数据无线电装置，其特征在于其中所述检测装置包括用于检测所述信息处理装置是否连接到所述数据无线电装置的连接状态检测装置，而且所述信息处理装置向所述访问控制装置发出将所存的无线电数据从所述数据存储装置读出的读请求，而且其中所述访问控制装置根据连接状态检测装置的检测结果，响应所述读请求，向访问装置发出驱动能力转换信号，而且其中所述访问装置有两个驱动能力水平，并响应所述驱动能力转换信号，当连接状态检测装置检测出所述信息处理装置连接，而且所述信息处理装置向所述访问控制装置发出读请求时，响应所述驱动能力转换信号，确定高的驱动能力水平，而当连接状态检测装置检测出所述信息处理装置不连接时，确定低的驱动能力水平。
10.权利要求9提出的数据无线电装置，其特征在于其中所述访问装置包括总是处于激活状态的第一输出缓冲器和与所述第一输出缓存并联的第二输出缓冲器，后者响应所述驱动能力转换信号进行选择性的激活，从而当只有所述第一输出缓冲器被激活时，实现低的驱动能力水平，而当所述第一输出缓冲器和所述第二输出缓冲器都被激活时，实现高的驱动能力水平。
全文摘要
在可连接计算机的数据无线电装置(11)中，访问控制段(15)根据连接状态检测段(28)的检测结果，响应时钟信号，向访问段(24，25，26，27)发出驱动能力转换信号，访问控制段(15)控制访问段(24，25，26，27)访问数据存储器(23)，将接收段接收的无线电数据存入数据存储器(23)，信息处理装置(21)从数据存储器(23)读出所存的无线电数据。访问控制段(15)根据差错检测段(14)的检测结果，将几个预定值中的一个作为分频值，并将确定了的分频值提供给分频段(18)。
文档编号G11C7/10GK1146668SQ96109979
公开日1997年4月2日 申请日期1996年8月9日 优先权日1995年8月10日
发明者小野浩嗣 申请人:日本电气株式会社