关和第二均压开关分别由晶体管M14和M15构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到Mll由启动信号ACT控制，晶体管M14和M15由均压信号EQ控制，且晶体管M16和M17分别由回写信号WRITEl和WRITE2 控制。
[0164]晶体管M14和M15耦接到操作电压VDD，且晶体管M14和M15的一端分别耦接到第一输出端EOl和第二输出端E02。晶体管M14和M15的控制端耦接到均压信号EQ。晶体管M16的第一端和第二端耦接到第一输出端EOl和第一输入数字信号DIGITA，晶体管M17的第一端和第二端耦接到第二输出端E02和第二输入数字信号DIGITB。晶体管M16和M17的控制端分别接收回写信号WRITEl和WRITE2。
[0165]关于读出放大器800的操作，首先，通过接通晶体管MlO和Mll将第一数字输入信号DIGITA和第二数字输入信号DIGITB上拉到等于参考电压。随后，通过将启动信号ACT拉到逻辑低电平而在激活对应的存储器单元的字线之前接通读出放大器800，且对应地切断第一数字输入信号DIGITA和第二数字输入信号DIGITB到参考电压DVC的预充电路径。此时，将第一交叉耦接的晶体管对810和晶体管M9的耦接端上拉到等于操作电压VDD。此夕卜，去活均压信号EQ (上拉到等于接地电压VDD)，如此切断晶体管M14和M15，且从等于操作电压VDD的预充电状态释放第一输出端EOl和第二输出端E02。
[0166]此时，因为N型晶体管M3和M4被高于晶体管M3和M4的阈值电压的参考电压DVC偏压，所以晶体管M3和M4保持处于切断状态。另外，当存储器单元电荷传播到读出放大器800时，偏压电压NBIAS被上拉到逻辑高电平(例如，等于操作电压VDD)，且电流源830和840接通。
[0167]因为从存储器单元发送的第一数字输入信号DIGITA和第二数字输入信号DIGITB是差分信号，所以第一数字输入信号DIGITA和第二数字输入信号DIGITB中的一者的电压电平较快地减小，且晶体管M3和M4中的一者接通，且晶体管Ml和M2中的一者接通。如果晶体管M3接通，那么晶体管M2对应地接通，且晶体管M4和Ml切断。如果晶体管M4接通，晶体管Ml对应地接通，且晶体管M3和M2切断。读出放大器800的感测决策是根据晶体管Ml到M4的接通切断状态来作出，以用于致使第一输出端EOl和第二输出端E02摆动到电压轨线的电压。也就是说，在第一输出端EOl和第二输出端E02处产生了感测结果。
[0168]这里请注意，读出放大器800还包含由晶体管M16和M17构成的第一回写开关和第二回写开关。在读出放大器800的操作中，如果第一回写信号WRITEl和第二回写信号WRITE2中的一者被下拉,那么第一输出端EOl和第二输出端E02中的一者上的电压被回写到第一数字输入信号DIGITA或第二数字输入信号DIGITB。详细来说，当第一回写信号WRITEl被下拉时，第一输出端EOl上的电压被回写到第一数字输入信号DIGITA，且当第二回写信号WRITE2被下拉时，第一输出端EOl上的电压被回写到第二数字输入信号DIGITB。
[0169]在此实施例中，回写信号WRITEl和WRITE2被隔离，且一位回写操作可进行操作。因此，读出放大器800的功率消耗可最小化。
[0170]参看图8B到图8D，图8B和图8C是在读出放大器800处理读取命令时的波形示意图。图8D是在读出放大器800处理写入命令时的波形示意图。图8B和图8C中的波形与图6B和图6C中的波形相同。用于处理读取命令的读出放大器600和800的操作是相同的。在图8D中，当控制信号CS被拉高时，第一 1信号1A和第二 1信号1B被写入到读出放大器800。当回写信号WRITEl被拉低时，第一输出端EOl的数据被回写到第一数字端。
[0171]参看图9A，图9A是根据本发明的实施例的读出放大器900的电路图。读出放大器900包含第一交叉耦接的晶体管对910、第二交叉耦接的晶体管对920、第一电流源930、第二电流源940、数字输入晶体管M7和M8以及第一 1晶体管M12和第二 1晶体管M13。读出放大器900还包含:第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到Mll构成；第一均压开关和第二均压开关，所述第一均压开关和第二均压开关分别由晶体管M14和M15构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到Mll由启动信号ACT控制，晶体管M14和M15由均压信号EQ控制，晶体管M16和M17分别由回写信号WRITEl和WRITE2控制，第一晶体管M12和第二晶体管M13由控制信号CS控制，且数字输入晶体管M7和M8由读取信号READ控制。
[0172]参看图9B到图9C，图9B和图9C是读出放大器900的波形示意图。在图9B中，当读出放大器900处理读取命令时，读取信号READ被拉到等于操作电压VDD以用于接通晶体管M7和M8。在图9C中，当读出放大器900处理写入命令时，读取信号READ被下拉到接地，且因此切断晶体管M7和M8。在图9C中，在数据写入到第一输出端EOl和第二输出端E02的同时发生写入。在写入被命令驱动的实施例中，控制信号CS和回写信号WRITEl不需要在此相同时间周期期间被激发。控制信号CS可在回写信号WRITEl变低之前或在此期间被激发。这实现多个写入，其将通常双态切换第一数字输入信号DIGITA和第二数字输入信号DIGITB以仅影响第一输出端EOl和第二输出端E02，且对第一数字输入信号DIGITA和第二数字输入信号DIGITB的写入在任何非所要的转变之后发生。
[0173]参看图10A，图1OA是根据本发明的实施例的读出放大器1000的电路图。读出放大器1000包含第一交叉耦接的晶体管对1010、第二交叉耦接的晶体管对1020、第一电流源1030、第二电流源1040、数字输入晶体管M7和M8以及由晶体管M12和M13构成的第一开关和第二开关。读出放大器1000还包含:第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到Mll构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到Mll由启动信号ACT控制，晶体管M16和M17分别由回写信号WRITEl和WRITE2控制，第一 1晶体管M12和第二 1晶体管M13由控制信号CS控制，且数字输入晶体管M7和M8由读取信号READ控制。不同于读出放大器900，在读出放大器1000中不存在均压开关。通过在保持第一 1信号1A和第二 1信号1B上的所要电压的同时上拉控制信号CS来将晶体管M12和M13短路，第一输出端EOl和第二输出端E02可得以均衡。
[0174]参看图1OB到图10C，图1OB和图1OC是读出放大器1000的波形示意图。在图1OB中，当读出放大器1000处理读取命令时，控制信号CS可首先被拉高以用于使第一输出端EOl和第二输出端E02均衡。图1OC中的波形与图9B中的波形相同。也就是说，用于处理读出放大器900和1000的写入命令的操作是相同的。
[0175]参看图11A，图1lA是根据本发明的实施例的读出放大器1100的电路图。读出放大器1100包含第一交叉耦接的晶体管对1110、第二交叉耦接的晶体管对1120、第一电流源1130、第二电流源1140、数字输入晶体管M7和M8以及由晶体管M12和M13构成的第一 1开关和第二 1开关。读出放大器1100还包含:第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到Mll构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到Mll由启动信号ACT控制，晶体管M16和M17分别由回写信号WRITEl和WRITE2控制，第一 1晶体管M12和第二 1晶体管M13由控制信号CS控制，且数字输入晶体管M7和M8由读取信号READ控制。不同于读出放大器1000，在图1lA中，分别由晶体管M12和M13构成的第一 1开关和第二 1开关耦接到第一数字输入端和第二数字输入端。另外，第一均压开关和第二均压开关分别由晶体管M14和M15构成。
[0176]参看图1lB到图11C，图1lB和图1lC是读出放大器1100的波形示意图。图1lB和图1lC中的波形类似于图1OB和图1OC中的波形，不同之处在于未通过1来处置电压均衡。也就是说，通过分别经由均压开关M14和M15中的每一者将操作电压VDD耦接到第一输出端EOl和第二输出端E02中的每一者,而发生电压均衡。
[0177]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种读出放大器,其特征在于,包括: 第一交叉耦接的晶体管对，具有第一端、第二端、第一背栅极端和第二背栅极端，所述第一交叉耦接的晶体管对的所述第一端和所述第二端耦接到操作电压，所述第一交叉耦接的晶体管对的所述第一背栅极端和所述第二背栅极端分别耦接到第一输出端和第二输出端; 第二交叉耦接的晶体管对，具有第一端、第二端、第一背栅极端和第二背栅极端，所述第二交叉耦接的晶体管对的所述第一背栅极端和所述第二背栅极端分别耦接到第一输出端和第二输出端，且所述第二交叉耦接的晶体管对的所述第一端和所述第二端分别耦接到第一数字输入端和第二数字输入端； 第一电流源和第二电流源，所述第一电流源耦接在所述第一数字输入端与接地电压之间，所述第二电流源耦接在所述第二数字输入端与所述接地电压之间； 第一数字输入晶体管，具有第一端、第二端和控制端，所述第一数字输入晶体管的所述第一端接收第一数字输入信号，所述第一数字输入晶体管的所述第二端耦接到所述第一数字输入端，且所述第一数字输入晶体管的所述控制端耦接到所述第二交叉耦接的晶体管对的所述第二背栅极端；以及 第二数字输入晶体管，具有第一端、第二端和控制端，所述第二数字输入晶体管的所述第一端接收第二数字输入信号，所述第二数字输入晶体管的所述第二端耦接到所述第二数字输入端，且所述第二数字输入晶体管的所述控制端耦接到所述第二交叉耦接的晶体管对的所述第一背栅极端。
2.根据权利要求1所述的读出放大器，其特征在于，所述第一交叉耦接的晶体管对包括: 第一晶体管，具有第一端、第二端和控制端，所述第一晶体管的所述第一端耦接到所述第一交叉耦接的晶体管对的所述第一端，所述第一晶体管的所述控制端耦接到所述第一交叉耦接的晶体管对的第二背栅极端，所述第一晶体管的所述第二端耦接到所述第一交叉耦接的晶体管对的所述第一背栅极端；以及 第二晶体管，具有第一端、第二端和控制端，所述第二晶体管的所述第一端耦接到所述第一交叉耦接的晶体管对的所述第二端，所述第二晶体管的所述控制端耦接到所述第一交叉耦接的晶体管对的第一背栅极端，所述第二晶体管的所述第二端耦接到所述第一交叉耦接的晶体管对的所述第二背栅极端。
3.根据权利要求2所述的读出放大器，其特征在于，所述第一晶体管和所述第二晶体管是P型晶体管。
4.根据权利要求2所述的读出放大器，其特征在于，所述第二交叉耦接的晶体管对包括: 第三晶体管，具有第一端、第二端和控制端，所述第三晶体管的所述第一端耦接到所