单电源的保留寄存器及集成电路的制作方法
【技术领域】
[0001]本发明涉及集成电路技术领域，特别涉及一种单电源的保留寄存器及集成电路。
【背景技术】
[0002]保留寄存器(Retent1n Register)是集成电路低功耗技术中的一种重要单元，其广泛应用于电源门控技术(Power Gating)。保留寄存器的作用在于解决电源关断后寄存器的数据丢失问题。电源门控技术是指在电路系统工作中，把一些暂时不需要使用的模块的电源切断，从而降低整个电路系统的功耗。
[0003]现有技术中，为了在模块断电时(即主电源关断时)实现数据的保存，其保留寄存器需要使用数据保留电路，通过辅助电源(Backup Power)对数据保留电路进行供电，从而使得当模块的主电源关断后，其数据保留电路仍然可以继续工作，从而实现该模块的数据保存。然而，使用辅助电源对数据保留电路进行供电以实现数据保存的方式，存在以下两个缺点:(一)增加了电路的待机功耗。由于当模块的主电源关断后，其数据保留电路仍然在工作，因此，当寄存器数量较多时，会引起较大的待机功耗；(二)增加了电路的布局布线难度。一方面，由于使用双电源供电(即主电源供电+辅助电源供电)，在对电路进行布局布线时，不仅需要为主电源留出布线空间，还需要为辅助电源留出布线空间；另一方面，由于主电源关断后，数据保留电路仍在工作，因此，数据保留电路的控制信号不能被关断，故必须使用常通电标准单元(Always On Standard Cell)来传输这些控制信号，而常通电标准单元需要占用额外的面积。
【发明内容】
[0004]本发明的主要目的是提供一种待机功耗小且布局布线简单的单电源的保留寄存器。
[0005]为实现上述目的，本发明提供一种单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；其中，
[0006]所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。
[0007]优选地，所述寄存器主级电路包括第一传输门、第二传输门、第一反相器和第二反相器；其中，
[0008]所述第一传输门的输入端为所述寄存器主级电路的输入端，所述寄存器主级电路的输入端与所述保留寄存器的信号输入端连接，所述第一传输门的输出端与所述第一反相器的输入端连接，所述第一传输门的PMOS控制端与所述保留寄存器的时钟信号连接，所述第一传输门的NMOS控制端与所述时钟信号的反向信号连接；所述第一反相器的输出端为所述寄存器主级电路的输出端，所述寄存器主级电路的输出端分别与所述第二反相器的输入端及所述寄存器从级电路的输入端连接；所述第二反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述第一传输门的输出端连接，所述第二传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第二传输门的NMOS控制端与所述时钟信号连接。
[0009]优选地，所述寄存器从级电路包括第三传输门、第四传输门、第五传输门、第六传输门、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器；其中，
[0010]所述第三传输门的输入端为所述寄存器从级电路的输入端，所述寄存器从级电路的输入端与所述寄存器主级电路的输出端连接，所述第三传输门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第三传输门的输出端连接，所述第七反相器的输入端与所述STT-MTJ读写电路的输出端连接，所述第七反相器的输出端与所述第五传输门输入端连接，所述第五传输门的输出端与所述第六传输门的输出端连接，所述第六传输门的输出端还与所述第五反相器的输入端连接，所述第五反相器的输出端与所述STT-MTJ读写电路的输入端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端为所述寄存器从级电路的输出端，所述寄存器从级电路的输出端与所述保留寄存器的信号输出端连接，所述第三传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第三传输门的NMOS控制端与所述时钟信号连接，所述第四传输门的PMOS控制端与所述时钟信号连接，所述第四传输门的NMOS控制端与所述时钟信号的反向信号连接，所述第五传输门的PMOS控制端与所述保留寄存器的读使能信号的反向信号连接，所述第五传输门的NMOS控制端与所述读使能信号连接，所述第六传输门的PMOS控制端与所述读使能信号连接，所述第六传输门的NMOS控制端与所述读使能信号的反向信号连接。
[0011]优选地，所述STT-MTJ读写电路包括工作电压输入端、数据存储单元、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第八反相器、第九反相器、第十反相器、第i^一反相器、第一或非门及第二或非门；所述数据存储单元包括第一 STT-MTJ和第二STT-MTJ ;其中，
[0012]所述第一 PMOS管的源极、第二 PMOS管的源极、第三PMOS管的源极及第四PMOS管的源极均与所述工作电压输入端连接，所述第二 PMOS管的漏极及第四PMOS管的漏极均与第二 NMOS管的漏极连接，所述第四PMOS管的栅极与所述保留寄存器的读使能信号连接，所述第二 PMOS管的栅极与第二 NMOS管的栅极连接，第二 NMOS管的源极与第一 STT-MTJ的负端连接，第一 STT-MTJ的正端分别与第二 STT-MTJ的正端及第三NMOS管的漏极连接，第二STT-MTJ的负端与第一 NMOS管的源极连接，第一 NMOS管的栅极为所述STT-MTJ读写电路的输出端，所述STT-MTJ读写电路的输出端分别与所述第七反相器的输入端、第一 PMOS管的栅极及第二 NMOS管的源极连接，第一 NMOS管的漏极分别与第一 PMOS管的漏极、第三PMOS管的漏极、第二 PMOS管的栅极及第八反相器的输入端连接，第八反相器的输出端悬空；第三PMOS管的栅极与所述保留寄存器的读使能信号连接；
[0013]第五PMOS管的源极及第六PMOS管的源极均与所述工作电压输入端连接，第六PMOS管的栅极与第九反相器的输出端连接，第九反相器的输入端与第二或非门的输出端连接，第六PMOS管的漏极分别与第五NMOS管的漏极及第一 STT-MTJ的负端连接，第五NMOS管的栅极与第一或非门的输出端连接，第五NMOS管的源极接地；第五PMOS管的栅极与第十反相器的输出端连接，第十反相器的输入端与第一或非门的输出端连接，第五PMOS管的漏极分别与第四NMOS管的漏极及第二 STT-MTJ的负端连接，第四NMOS管的栅极与第二或非门的输出端连接，第四NMOS管的源极接地；
[0014]所述第一或非门的第一输入端为所述STT-MTJ读写电路的输入端，所述STT-MTJ读写电路的输入端与所述第五反相器的输出端连接，所述第一或非门的第二输入端与第十一反相器的输出端连接，第十一反相器的输入端与所述保留寄存器的写使能信号连接；所述第二或非门的第一输入端与所述第五反相器的输入端连接，所述第二或非门的第二输入端与所述保留寄存器的写使能信号的反向信号连接。
[0015]此外，为实现上述目的，本发明还提供一种集成电路，所述集成电路包括单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；其中，
[0016]所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。
[0017]优选地，所述寄存器主级电路包括第一传输门、第二传输门、第一反相器和第二反相器；其中，
[0018]所述第一传输门的输入端为所述寄存器主级电路的输入端，所述寄存器主级电路的输入端与所述保留寄存器的信号输入端连接，所述第一传输门的输出端与所述第一反相器的输入端连接，所述第一传输门的PMOS控制端与所述保留寄存器的时钟信号连接，所述第一传输门的NMOS控制端与所述时钟信号的反向信号连接；所述第一反相器的输出端为所述寄存器主级电路的输出端，所述寄存器主级电路的输出端分别与所述第二反相器的输入端及所述寄存器从级电路的输入端连接；所述第二反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述第一传输门的输出端连接，所述第二传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第二传输门的NMOS控制端与所述时钟信号连接。
[0019]优选地，所述寄存器从级电路包括第三传输门、第四传输门、第五传输门、第六传输门、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器；其中，
[0020]所述第三传输门的输入端为所述寄存器从级电路的输入端，所述寄存器从级电路的输入端与所述寄存器主级电路的输出端连接，所述第三传输门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第六传输门的输入端连接