，所述第六传输门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第三传输门的输出端连接，所述第七反相器的输入端与所述STT-MTJ读写电路的输出端连接，所述第七反相器的输出端与所述第五传输门输入端连接，所述第五传输门的输出端与所述第六传输门的输出端连接，所述第六传输门的输出端还与所述第五反相器的输入端连接，所述第五反相器的输出端与所述STT-MTJ读写电路的输入端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端为所述寄存器从级电路的输出端，所述寄存器从级电路的输出端与所述保留寄存器的信号输出端连接，所述第三传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第三传输门的NMOS控制端与所述时钟信号连接，所述第四传输门的PMOS控制端与所述时钟信号连接，所述第四传输门的NMOS控制端与所述时钟信号的反向信号连接，所述第五传输门的PMOS控制端与所述保留寄存器的读使能信号的反向信号连接，所述第五传输门的NMOS控制端与所述读使能信号连接，所述第六传输门的PMOS控制端与所述读使能信号连接，所述第六传输门的NMOS控制端与所述读使能信号的反向信号连接。
[0021]优选地，所述STT-MTJ读写电路包括工作电压输入端、数据存储单元、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第八反相器、第九反相器、第十反相器、第i^一反相器、第一或非门及第二或非门；所述数据存储单元包括第一 STT-MTJ和第二STT-MTJ ;其中，
[0022]所述第一 PMOS管的源极、第二 PMOS管的源极、第三PMOS管的源极及第四PMOS管的源极均与所述工作电压输入端连接，所述第二 PMOS管的漏极及第四PMOS管的漏极均与第二 NMOS管的漏极连接，所述第四PMOS管的栅极与所述保留寄存器的读使能信号连接，所述第二 PMOS管的栅极与第二 NMOS管的栅极连接，第二 NMOS管的源极与第一 STT-MTJ的负端连接，第一 STT-MTJ的正端分别与第二 STT-MTJ的正端及第三NMOS管的漏极连接，第二STT-MTJ的负端与第一 NMOS管的源极连接，第一 NMOS管的栅极为所述STT-MTJ读写电路的输出端，所述STT-MTJ读写电路的输出端分别与所述第七反相器的输入端、第一 PMOS管的栅极及第二 NMOS管的源极连接，第一 NMOS管的漏极分别与第一 PMOS管的漏极、第三PMOS管的漏极、第二 PMOS管的栅极及第八反相器的输入端连接，第八反相器的输出端悬空；第三PMOS管的栅极与所述保留寄存器的读使能信号连接；
[0023]第五PMOS管的源极及第六PMOS管的源极均与所述工作电压输入端连接，第六PMOS管的栅极与第九反相器的输出端连接，第九反相器的输入端与第二或非门的输出端连接，第六PMOS管的漏极分别与第五NMOS管的漏极及第一 STT-MTJ的负端连接，第五NMOS管的栅极与第一或非门的输出端连接，第五NMOS管的源极接地；第五PMOS管的栅极与第十反相器的输出端连接，第十反相器的输入端与第一或非门的输出端连接，第五PMOS管的漏极分别与第四NMOS管的漏极及第二 STT-MTJ的负端连接，第四NMOS管的栅极与第二或非门的输出端连接，第四NMOS管的源极接地；
[0024]所述第一或非门的第一输入端为所述STT-MTJ读写电路的输入端，所述STT-MTJ读写电路的输入端与所述第五反相器的输出端连接，所述第一或非门的第二输入端与第十一反相器的输出端连接，第十一反相器的输入端与所述保留寄存器的写使能信号连接；所述第二或非门的第一输入端与所述第五反相器的输入端连接，所述第二或非门的第二输入端与所述保留寄存器的写使能信号的反向信号连接。
[0025]本发明提供的单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。本发明单电源的保留寄存器具有待机功耗小及布局布线简单的优点；同时，本发明还具有电路结构简单及易实现的优点。
【附图说明】
[0026]图1是本发明单电源的保留寄存器一实施例的模块结构示意图；
[0027]图2是本发明单电源的保留寄存器一实施例的电路结构示意图。
[0028]本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
【具体实施方式】
[0029]应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0030]本发明提供一种单电源的保留寄存器。
[0031]参照图1，图1是本发明单电源的保留寄存器一实施例的模块结构示意图。
[0032]本实施例中，该单电源的保留寄存器包括寄存器主级电路101、寄存器从级电路102和由STT-MTJ构成数据存储单元(图未示)的STT-MTJ读写电路103。其中，STT-MTJ的英文全称为Spin-Torque-Transfer Magnetic Tunnel Junct1n，中文名为自旋转移力矩磁隧道结，自旋转移力矩磁隧道结是一种新型的非易失性存储单元，具有断电后数据不丢失的特点。
[0033]其中，所述寄存器主级电路101的输入端为本实施例单电源的保留寄存器的信号输入端D，所述寄存器主级电路101的输出端与所述寄存器从级电路102的输入端连接；所述寄存器从级电路102的输出端为本实施例单电源的保留寄存器的信号输出端Q ;所述STT-MTJ读写电路103的输入端及所述STT-MTJ读写电路103的输出端均与所述寄存器从级电路102连接。所述寄存器主级电路101的时钟端及所述寄存器从级电路102的时钟端均与本实施例单电源的保留寄存器的输入时钟信号CK连接；所述STT-MTJ读写电路103的读使能端与本实施例单电源的保留寄存器的读使能信号SE连接，所述STT-MTJ读写电路103的写使能端与本实施例单电源的保留寄存器的写使能信号WE连接。
[0034]图2是本发明单电源的保留寄存器一实施例的电路结构示意图。
[0035]—并参照图1和图2，本实施例中，所述寄存器主级电路101包括第一传输门Tl、第二传输门T2、第一反相器Il和第二反相器12 ；
[0036]具体地，所述第一传输门Tl的输入端为所述寄存器主级电路101的输入端，所述寄存器主级电路101的输入端与本实施例单电源的保留寄存器的信号输入端连接(也即所述寄存器主级电路101的输入端为本实施例单电源的保留寄存器的信号输入端D)，所述第一传输门Tl的输出端与所述第一反相器Il的输入端连接，所述第一传输门Tl的PMOS控制端与本实施例单电源的保留寄存器的时钟信号CLK连接，所述第一传输门Tl的NMOS控制端与所述时钟信号CLK的反向信号CLK_BAR连接(即本实施例中，信号CLK_BAR为信号CLK经一反相器后所得)；所述第一反相器Il的输出端为所述寄存器主级电路101的输出端，所述寄存器主级电路101的输出端分别与所述第二反相器12的输入端及所述寄存器从级电路102的输入端连接；所述第二反相器12的输出端与所述第二传输门T2的输入端连接；所述第二传输门T2的输出端与所述第一传输门Tl的输出端连接，所述第二传输门T2的PMOS控制端与所述时钟信号CLK的反向信号CLK_BAR连接，所述第二传输门T2的NMOS控制端与所述时钟信号CLK连接。
[0037]本实施例中，所述寄存器从级电路102包括第三传输门T3、第四传输门T4、第五传输门T5、第六传输门T6、第三反相器13、第四反相器14、第五反相器15、第六反相器16、第七反相器17 ;
[0038]具体地，所述第三传输门T3的输入端为所述寄存器从级电路102的输入端，所述寄存器从级电路102的输入端与所述寄存器主级电路101的输出端连接(即与所述第一反相器Il的输出端连接)，所述第三传输门T3的输出端与所述第三反相器13的输入端连接，所述第三反相器13的输出端与所述第六传输门T6的输入端连接，所述第六传输门T6的输出端与所述第四反相器14的输入端连接，所述第四反相器14的输出端与所述第四传输门T4的输入端连接，所述第四传输门T4的输出端与所述第三传输门T3的输出端连接，所述第七反相器17的输入端与所述STT-MTJ读写电路103的输出端连接，所述第七反相器17的输出端与所述第五传输门T5输入端连接，所述第五传输门T5的输出端与所述第六传输门T6的输出端连接，所述第六传输门T6的输出端还与所述第五反相器15的输入端连接，所述第五反相器15的输出端与所述STT-MTJ读写电路103的输入端连接，所述第五反相器15的输出端与所述第六反相器16的输入端连接，所述第六反相器16的输出端为所述寄存器从级电路102的输出端，所述寄存器从级电路102的输出端与本实施例单电源的保留寄存器的信号输出端Q连接(也即所述寄存器从级电路102的输出端为本实施例单电源的保留寄存器的信号输出端Q);所述第三传输门T3的PMOS控制端与所述时钟信号CLK的反向信号CLK_BAR连接，所述第三传输门T3的