MOS控制端与所述读使能信号的反向信号连接。
4.如权利要求3所述的单电源的保留寄存器，其特征在于，所述STT-MTJ读写电路包括工作电压输入端、数据存储单元、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第八反相器、第九反相器、第十反相器、第十一反相器、第一或非门及第二或非门；所述数据存储单元包括第一 STT-MTJ和第二 STT-MTJ ;其中， 所述第一 PMOS管的源极、第二 PMOS管的源极、第三PMOS管的源极及第四PMOS管的源极均与所述工作电压输入端连接，所述第二 PMOS管的漏极及第四PMOS管的漏极均与第二 NMOS管的漏极连接，所述第四PMOS管的栅极与所述保留寄存器的读使能信号连接，所述第二 PMOS管的栅极与第二 NMOS管的栅极连接，第二 NMOS管的源极与第一 STT-MTJ的负端连接，第一 STT-MTJ的正端分别与第二 STT-MTJ的正端及第三NMOS管的漏极连接，第二STT-MTJ的负端与第一 NMOS管的源极连接，第一 NMOS管的栅极为所述STT-MTJ读写电路的输出端，所述STT-MTJ读写电路的输出端分别与所述第七反相器的输入端、第一 PMOS管的栅极及第二 NMOS管的源极连接，第一 NMOS管的漏极分别与第一 PMOS管的漏极、第三PMOS管的漏极、第二 PMOS管的栅极及第八反相器的输入端连接，第八反相器的输出端悬空；第三PMOS管的栅极与所述保留寄存器的读使能信号连接； 第五PMOS管的源极及第六PMOS管的源极均与所述工作电压输入端连接，第六PMOS管的栅极与第九反相器的输出端连接，第九反相器的输入端与第二或非门的输出端连接，第六PMOS管的漏极分别与第五NMOS管的漏极及第一 STT-MTJ的负端连接，第五NMOS管的栅极与第一或非门的输出端连接，第五NMOS管的源极接地；第五PMOS管的栅极与第十反相器的输出端连接，第十反相器的输入端与第一或非门的输出端连接，第五PMOS管的漏极分别与第四NMOS管的漏极及第二 STT-MTJ的负端连接，第四NMOS管的栅极与第二或非门的输出端连接，第四NMOS管的源极接地； 所述第一或非门的第一输入端为所述STT-MTJ读写电路的输入端，所述STT-MTJ读写电路的输入端与所述第五反相器的输出端连接，所述第一或非门的第二输入端与第十一反相器的输出端连接，第十一反相器的输入端与所述保留寄存器的写使能信号连接；所述第二或非门的第一输入端与所述第五反相器的输入端连接，所述第二或非门的第二输入端与所述保留寄存器的写使能信号的反向信号连接。
5.—种集成电路，其特征在于，所述集成电路包括单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；其中， 所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。
6.如权利要求5所述的单电源的集成电路，其特征在于，所述寄存器主级电路包括第一传输门、第二传输门、第一反相器和第二反相器；其中， 所述第一传输门的输入端为所述寄存器主级电路的输入端，所述寄存器主级电路的输入端与所述保留寄存器的信号输入端连接，所述第一传输门的输出端与所述第一反相器的输入端连接，所述第一传输门的PMOS控制端与所述保留寄存器的时钟信号连接，所述第一传输门的NMOS控制端与所述时钟信号的反向信号连接；所述第一反相器的输出端为所述寄存器主级电路的输出端，所述寄存器主级电路的输出端分别与所述第二反相器的输入端及所述寄存器从级电路的输入端连接；所述第二反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述第一传输门的输出端连接，所述第二传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第二传输门的NMOS控制端与所述时钟信号连接。
7.如权利要求5所述的单电源的集成电路，其特征在于，所述寄存器从级电路包括第三传输门、第四传输门、第五传输门、第六传输门、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器；其中， 所述第三传输门的输入端为所述寄存器从级电路的输入端，所述寄存器从级电路的输入端与所述寄存器主级电路的输出端连接，所述第三传输门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第三传输门的输出端连接，所述第七反相器的输入端与所述STT-MTJ读写电路的输出端连接，所述第七反相器的输出端与所述第五传输门输入端连接，所述第五传输门的输出端与所述第六传输门的输出端连接，所述第六传输门的输出端还与所述第五反相器的输入端连接，所述第五反相器的输出端与所述STT-MTJ读写电路的输入端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端为所述寄存器从级电路的输出端，所述寄存器从级电路的输出端与所述保留寄存器的信号输出端连接，所述第三传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第三传输门的NMOS控制端与所述时钟信号连接，所述第四传输门的PMOS控制端与所述时钟信号连接，所述第四传输门的NMOS控制端与所述时钟信号的反向信号连接，所述第五传输门的PMOS控制端与所述保留寄存器的读使能信号的反向信号连接，所述第五传输门的NMOS控制端与所述读使能信号连接，所述第六传输门的PMOS控制端与所述读使能信号连接，所述第六传输门的NMOS控制端与所述读使能信号的反向信号连接。
8.如权利要求7所述的单电源的集成电路，其特征在于，所述STT-MTJ读写电路包括工作电压输入端、数据存储单元、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第八反相器、第九反相器、第十反相器、第十一反相器、第一或非门及第二或非门；所述数据存储单元包括第一 STT-MTJ和第二 STT-MTJ ;其中， 所述第一 PMOS管的源极、第二 PMOS管的源极、第三PMOS管的源极及第四PMOS管的源极均与所述工作电压输入端连接，所述第二 PMOS管的漏极及第四PMOS管的漏极均与第二 NMOS管的漏极连接，所述第四PMOS管的栅极与所述保留寄存器的读使能信号连接，所述第二 PMOS管的栅极与第二 NMOS管的栅极连接，第二 NMOS管的源极与第一 STT-MTJ的负端连接，第一 STT-MTJ的正端分别与第二 STT-MTJ的正端及第三NMOS管的漏极连接，第二STT-MTJ的负端与第一 NMOS管的源极连接，第一 NMOS管的栅极为所述STT-MTJ读写电路的输出端，所述STT-MTJ读写电路的输出端分别与所述第七反相器的输入端、第一 PMOS管的栅极及第二 NMOS管的源极连接，第一 NMOS管的漏极分别与第一 PMOS管的漏极、第三PMOS管的漏极、第二 PMOS管的栅极及第八反相器的输入端连接，第八反相器的输出端悬空；第三PMOS管的栅极与所述保留寄存器的读使能信号连接； 第五PMOS管的源极及第六PMOS管的源极均与所述工作电压输入端连接，第六PMOS管的栅极与第九反相器的输出端连接，第九反相器的输入端与第二或非门的输出端连接，第六PMOS管的漏极分别与第五NMOS管的漏极及第一 STT-MTJ的负端连接，第五NMOS管的栅极与第一或非门的输出端连接，第五NMOS管的源极接地；第五PMOS管的栅极与第十反相器的输出端连接，第十反相器的输入端与第一或非门的输出端连接，第五PMOS管的漏极分别与第四NMOS管的漏极及第二 STT-MTJ的负端连接，第四NMOS管的栅极与第二或非门的输出端连接，第四NMOS管的源极接地； 所述第一或非门的第一输入端为所述STT-MTJ读写电路的输入端，所述STT-MTJ读写电路的输入端与所述第五反相器的输出端连接，所述第一或非门的第二输入端与第十一反相器的输出端连接，第十一反相器的输入端与所述保留寄存器的写使能信号连接；所述第二或非门的第一输入端与所述第五反相器的输入端连接，所述第二或非门的第二输入端与所述保留寄存器的写使能信号的反向信号连接。
【专利摘要】本发明公开了一种单电源的保留寄存器，该保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；寄存器主级电路的输入端为该保留寄存器的信号输入端，寄存器主级电路的输出端与寄存器从级电路的输入端连接；寄存器从级电路的输出端为该保留寄存器的信号输出端；STT-MTJ读写电路与寄存器从级电路连接。本发明还公开了一种集成电路。本发明单电源的保留寄存器具有待机功耗小及布局布线简单的优点；并且，本发明还具有电路结构简单及易实现的优点。
【IPC分类】H03K3-356, G11C11-16
【公开号】CN104766622
【申请号】CN201510172490
【发明人】沈海斌, 曾剑铭
【申请人】深圳市飞马与星月科技研究有限公司
【公开日】2015年7月8日
【申请日】2015年4月13日