NMOS控制端与所述时钟信号CLK连接，所述第四传输门T4的PMOS控制端与所述时钟信号CLK连接，所述第四传输门T4的NMOS控制端与所述时钟信号CLK的反向信号CLK_BAR连接，所述第五传输门T5的PMOS控制端与本实施例单电源的保留寄存器的读使能信号SE的反向信号SE_BAR(即信号SE_BAR为信号SE经一反相器后所得)连接，所述第五传输门T5的NMOS控制端与所述读使能信号SE连接，所述第六传输门T6的PMOS控制端与所述读使能信号SE连接，所述第六传输门T6的NMOS控制端与所述读使能信号SE的反向信号SE_BAR连接。
[0039]本实施例中，所述STT-MTJ读写电路103包括工作电压输入端VDD、数据存储单元2031、第一 PMOS 管 MPO、第二 PMOS 管 MPl、第三 PMOS 管 MP2、第四 PMOS 管 MP3、第五 PMOS 管MWP0、第六 PMOS 管 MWPl、第一 NMOS 管 ΜΝ0、第二 NMOS 管 MNl、第三 NMOS 管 MN2、第四 NMOS管MWMK第五NMOS管MWN1、第八反相器18、第九反相器19、第十反相器110、第^^一反相器111、第一或非门A及第二或非门B ;所述数据存储单元1031包括第一 STT-MTJ(图2中标号为MTJ0)和第二 STT-MTJ (图2中标号为MTJ1)。
[0040]具体地，所述第一 PMOS管MPO的源极、第二 PMOS管MPl的源极、第三PMOS管MP2的源极及第四PMOS管MP3的源极均与所述工作电压输入端VDD连接，所述第二 PMOS管MPl的漏极及第四PMOS管MP3的漏极均与第二 NMOS管MNl的漏极连接，所述第四PMOS管MP3的栅极与本实施例单电源的保留寄存器的读使能信号SE连接，所述第二 PMOS管MPl的栅极与第二 NMOS管丽I的栅极连接，第二 NMOS管丽I的源极与所述数据存储单元1031中的第一STT-MTJ (MTJO)的负端 η 连接，第一 STT-MTJ (MTJO)的正端 ρ 分别与第二 STT-MTJ (MTJl)的正端P及第三NMOS管ΜΝ2的漏极连接，第二 STT-MTJ (MTJl)的负端η与第一 NMOS管MNO的源极连接，第一 NMOS管MNO的栅极为所述STT-MTJ读写电路103的输出端，所述STT-MTJ读写电路103的输出端分别与所述第七反相器17的输入端、第一 PMOS管MPO的栅极及第二 NMOS管MNl的源极连接，第一 NMOS管MNO的漏极分别与第一 PMOS管MPO的漏极、第三PMOS管MP2的漏极、第二 PMOS管MPl的栅极及第八反相器18的输入端连接，第八反相器18的输出端悬空；第三PMOS管MP2的栅极与本实施例单电源的保留寄存器的读使能信号SE连接；
[0041]第五PMOS管MWPO的源极及第六PMOS管MWPl的源极均与所述工作电压输入端VDD连接，第六PMOS管MWPl的栅极与第九反相器19的输出端连接，第九反相器19的输入端与第二或非门B的输出端连接，第六PMOS管MWPl的漏极分别与第五NMOS管MWNl的漏极及所述数据存储单元1031中的第一 STT-MTJ (MTJO)的负端η连接，第五NMOS管MWNl的栅极与第一或非门A的输出端连接，第五NMOS管MWNl的源极接地；第五PMOS管MWPO的栅极与第十反相器IlO的输出端连接，第十反相器的输入端与第一或非门A的输出端连接，第五PMOS管MWPO的漏极分别与第四NMOS管MWNO的漏极及所述数据存储单元1031中的第二STT-MTJ(MTJl)的负端η连接，第四NMOS管MWNO的栅极与第二或非门B的输出端连接，第四NMOS管MWNO的源极接地；
[0042]所述第一或非门A的第一输入端为所述STT-MTJ读写电路103的输入端，所述STT-MTJ读写电路103的输入端与所述第五反相器15的输出端连接，所述第一或非门A的第二输入端与第i 反相器ill的输出端连接，第i 反相器ill的输入端与本实施例单电源的保留寄存器的写使能信号WE连接；所述第二或非门B的第一输入端与所述第五反相器15的输入端连接，所述第二或非门B的第二输入端与本实施例单电源的保留寄存器的写使能信号WE的反向信号WE_BAR连接(信号WE_BAR为信号WE经一反相器后所得)。
[0043]需要说明的是，图2所示的单电源的保留寄存器是一个单电源的正边沿保留寄存器，故图2中的时钟信号CLK与图1中的输入时钟信号CK同相。
[0044]本实施例中，由于所述STT-MTJ读写电路103中的所述数据存储单元1031使用STT-MTJ (Spin-Torque-Transfer Magnetic Tunnel Junct1n，自旋转移力矩磁隧道结，具有断电后数据不丢失的特点)实现电源断电时的数据保存，因此，本实施例单电源的保留寄存器在电源断电时(即当所述工作电压输入端VDD的电压为零时)，不需要使用额外的辅助电源对其供电即可实现数据保存，从而有效地减小了待机功耗；并且，本实施例单电源的保留寄存器由于无需使用辅助电源，故在电路的布局布线时，不需要考虑辅助电源的电源线布线，也不需要考虑常通电标准单元的放置，因此本实施例单电源的保留寄存器还具有布局布线简单的优点。
[0045]本实施例提供的单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。本实施例单电源的保留寄存器具有待机功耗小及布局布线简单的优点；同时，本实施例还具有电路结构简单及易实现的优点。
[0046]本发明还提供一种集成电路，该集成电路包括单电源的保留寄存器，该单电源的保留寄存器的模块结构及电路结构可参照上述实施例，在此不再赘述。理所应当地，由于本实施例的集成电路采用了上述单电源的保留寄存器的技术方案，因此该集成电路具有上述单电源的保留寄存器所有的有益效果。
[0047]以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
【主权项】
1.一种单电源的保留寄存器，其特征在于，包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；其中， 所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。
2.如权利要求1所述的单电源的保留寄存器，其特征在于，所述寄存器主级电路包括第一传输门、第二传输门、第一反相器和第二反相器；其中， 所述第一传输门的输入端为所述寄存器主级电路的输入端，所述寄存器主级电路的输入端与所述保留寄存器的信号输入端连接，所述第一传输门的输出端与所述第一反相器的输入端连接，所述第一传输门的PMOS控制端与所述保留寄存器的时钟信号连接，所述第一传输门的NMOS控制端与所述时钟信号的反向信号连接；所述第一反相器的输出端为所述寄存器主级电路的输出端，所述寄存器主级电路的输出端分别与所述第二反相器的输入端及所述寄存器从级电路的输入端连接；所述第二反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述第一传输门的输出端连接，所述第二传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第二传输门的NMOS控制端与所述时钟信号连接。
3.如权利要求1所述的单电源的保留寄存器，其特征在于，所述寄存器从级电路包括第三传输门、第四传输门、第五传输门、第六传输门、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器；其中， 所述第三传输门的输入端为所述寄存器从级电路的输入端，所述寄存器从级电路的输入端与所述寄存器主级电路的输出端连接，所述第三传输门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第三传输门的输出端连接，所述第七反相器的输入端与所述STT-MTJ读写电路的输出端连接，所述第七反相器的输出端与所述第五传输门输入端连接，所述第五传输门的输出端与所述第六传输门的输出端连接，所述第六传输门的输出端还与所述第五反相器的输入端连接，所述第五反相器的输出端与所述STT-MTJ读写电路的输入端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端为所述寄存器从级电路的输出端，所述寄存器从级电路的输出端与所述保留寄存器的信号输出端连接，所述第三传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第三传输门的NMOS控制端与所述时钟信号连接，所述第四传输门的PMOS控制端与所述时钟信号连接，所述第四传输门的NMOS控制端与所述时钟信号的反向信号连接，所述第五传输门的PMOS控制端与所述保留寄存器的读使能信号的反向信号连接，所述第五传输门的NMOS控制端与所述读使能信号连接，所述第六传输门的PMOS控制端与所述读使能信号连接，所述第六传输门的N