一种基于分级位线结构的sram半选干扰消除结构的制作方法
【技术领域】
[0001 ]本发明涉及半导体集成电路技术领域，具体涉及一种SRAM(Static RandomAccess Memory，静态随机访问存储器)半选干扰消除结构。
【背景技术】
[0002]随着科技的发展和生活方式的转变，人们对于植入式生物芯片以及可穿戴装置等在内的健康辅助设备的需求越来越高。这些设备大都由电池供电，为延长其使用寿命，要求内部存储器SRAM能够以较低的功耗运行。但是，由于存储阵列多采用交织准则排布，SRAM工作时会产生严重的半选干扰问题。如图1所示，读写操作时，未选中单元受位线预充电平干扰，存储节点Q电压抬升，不仅导致了严重的短路功耗消耗，也使得单元鲁棒性大幅降低，数据难以正常维持。针对此，科研人员从不同角度进行研究，以试图解决这一问题。
[0003]在文献“FujiwaraH,Yabuuchi M1Morimoto M,et al.A 20nm 0.6 V 2.ΙμΨ/ΜΗζ128kb SRAM with no half select issue by interleave wordline and hierarchicalbitline scheme[C]//VLSI Circuits(VLSIC),2013 Symposium on.1EEE,2013: Cl18-C119.”中，作者通过不同的译码电路来控制不同字单元的读写，从而使得未选中的字单元读写时其存取管完全关断，以达到消除半选干扰的目的，但若列数较多，一行中存在多个字时，则所需的译码及字线驱动电路将会十分庞大，由此将会带来严重的面积和功耗开销。
[0004]而文南犬“Honda K1Miyaji K,Tanakamaru S,et al.Eliminat1n of half selectdisturb in 8T-SRAM by local injected electron asymmetric pass gate transistor[C]//Custom Integrated Circuits Conference(CICC),2010 IEEE.1EEE,2010:1-4.”中，作者通过局部电子注入技术，以人工修调的方式增加存储单元中写传输管的阈值电压，从而减小了工作时SRAM的半选静态电流，半选干扰对电路功耗和鲁棒性的影响得以降低。但是由于传输管阈值增加，器件的读写速度都受影响，若修调技术准确度控制不好的话，很有可能造成读写失败。而且，文章也仅针对写操作时的半选问题进行了优化，并未涉及读半选问题。
[0005]如上所述，尽管研究人员从不同角度提出了多种新颖的解决方案，但大都不理想，半选问题仍然悬而未决，至今仍严重影响着SRAM电路的功耗和鲁棒性。
【发明内容】
[0006]本发明的目的在于提供一种基于分级位线结构的SRAM半选干扰消除结构，以解决上述技术问题。本发明在分级位线结构的基础上，通过局部位线悬浮以及虚拟地线控制技术的结合，不仅大幅提升了 SRAM的鲁棒性，也显著减小了由于半选干扰而导致的系统功耗的消耗。
[0007]为了实现上述目的，本发明采用如下技术方案:
[0008]—种基于分级位线结构的SRAM半选干扰消除结构，包括存储阵列；所述存储阵列为分级位线结构，将每列单元划分成若干个子模块;存储阵列中的存储单元采用ST-SRAi^g构，具有单独的读支路;子模块中各存储单元的读操作支路的地线单独引出，通过地线控制开关统一接入实际地线，并由子模块对应列的列选信号Col〈i>控制各地线控制开关的导通状态。
[0009]进一步的，读操作时:对于非选中列，列选信号Col〈i>为低电平，尽管存储单元处于激活态，其读支路地线因地线控制开关的关断而进入悬浮态，位线无法放电，短路放电路径被完全切断，整个读周期内不会因半选干扰而产生静态功耗。
[0010]进一步的，子模块的存储单元的个数为8-64。
[0011]进一步的，子模块中还包括局部灵敏放大器LSA;局部灵敏放大器LSA的正/反输出端通过两个输出缓冲器连接子模块的局部位线，局部灵敏放大器LSA的正/反输入端通过两个传输门连接全局位线。
[0012]进一步的，输出缓冲器包括反相器链、末级反相器、预充P管、控制开关和PC2MOS反相器；预充P管连接反相器链的输入端，反相器链的输出端连接末级反相器的输入端和PC2MOS反相器的输入端，末级反相器的输出端通过控制开关连接局部位线，PC2MOS反相器的输出端连接局部位线;控制开关由读写控制信号WEN控制，WEN为高电平时，SRAM进入写操作；预充P管的局部灵敏放大器的使能信号为LsEN，LsEN受列选信号和写字线信号共同控制，对于非选中列，LsEN始终保持低电平;PC2MOS反相器的控制信号CTL由列选信号Col〈i>生成，存储列非选中时，CTL为高电平。
[0013]进一步的，SRAM写操作时，对于非选中列单元，其所在子模块中，控制信号LsEN和CTL分别保持低电平和高电平，随着使能信号WEN跳变为高电平，输出缓冲器两路预充通路均断开，局部位线实质处于悬浮态，短路静态放电路径被消除;对于选中列单元，CTL为低电平，写操作时，信号WEN和LsEN均跳变为高电平，预充截止，数据通过PC2MOS反相器传递至局部位线。
[0014]进一步的，还包括:
[0015]行/列译码器:对行/列地址信号进行译码；
[0016]时序电路1:结构与实际存储列完全相同，用于模拟位线的充放电过程；
[0017]时序电路2:根据时序电路I中虚拟位线的充放电情况，产生字线控制信号，从而在位线电平低于参考电平时关断字线，节省功耗；
[0018]时序电路3:根据时序电路2中控制信号和行译码器的输出结果，生成最终供实际阵列使用的字线信号；
[0019]预充电路:用于确保未选中列位线预充至高电平；
[0020]读写辅助电路:由数据传输模块和灵敏放大器组成，写操作时，将输入数据传输至选中列位线，而读操作时，则将位线数据传输至灵敏放大器，以读出数据，灵敏放大器控制信号sEN由时序电路2给出。
[0021]相对于现有技术，本发明一种基于分级位线结构的半选干扰消除结构带来的有益技术效果是:通过虚拟地线控制，切断了读操作时未选中列单元其位线放电通路，从而完全消除了由于半选干扰而导致的静态功耗消耗;而通过局部位线悬浮技术的采用，则在写操作时迫使未选中列局部位线浮空，从而消除了短路放电路径，并且有效地减小了局部位线对半选单元的干扰，使得单元鲁棒性提升，噪声容限增大。
[0022]对比已有技术，本发明的主要优势是:与分级位线结构兼容，在实现半选干扰消除的同时，可明显优化SRAM系统的功耗和延迟;仅需加入少数控制逻辑模块，即可消除半选干扰对未选中单元的影响，占用面积较小;存储单元仍能按照交错形式排布，系统软错误率减小;针对读写操作分别优化，效果较好。
【附图说明】
[0023]下面结合附图和发明人给出的实施实例，对本发明进行详细说明。
[0024]图1为SRAM半选干扰示意图；
[0025]图2为本发明的虚拟地线控制方案的示意图；
[0026]图为本发明的局部位线悬浮技术的示意图；
[0027]图4为根据本发明的实施例的整体电路结构图；
[0028]图5为基于并行三态缓冲器的局部位线悬浮技术的具体实现示意图。
【具体实施方式】
[0029]本发明一种基于分级位线结构的SRAM半选消除结构，采用局部位线悬浮和虚拟地线控制技术的结合;本发明采用8T-SRAM单元，并根据SRA