存储装置和适用于存储装置的驱动电路的制作方法
【技术领域】
[0001] 本发明设及半导体电路，尤指存储装置和适用于存储装置的驱动电路。
【背景技术】
[0002] 随着半导体技术的进步半导体电路的晶体管大小持续缩小，并且提供给半导体电 路电源电压也持续降低。半导体存储器会大量且频繁地W高速读取和写入存储器数据，使 得电源信号中电源噪声的等级随之扩大。半导体存储器电路的电源噪声将导致下降的信噪 比（Si即al-t〇-Noise Ratio,下称SNR) W及上升位错误率度it Error Rate,下称邸时，两 者皆会造成电路效能的损害。
[0003] 因此，需要一种存储装置W及该存储装置采用的驱动电路来降低电源中的电源噪 声。
【发明内容】
[0004] 本发明目的在于提供一种存储装置W及该存储装置采用的驱动电路来降低电源 中的电源噪声。 阳〇化]基于上述目的，本发明掲露了一种驱动电路，包括一电源线、一接地线、W及第一 和第二数据线。该第一和第二数据线禪接于上述电源线和上述接地线之间，其中每条数据 线包括4个驱动器群组。针对上述第一数据线，上述第一驱动器群组包括一偶数阶段反相 器驱动器，上述第二驱动器群组包括上述偶数阶段反相器驱动器，上述第=驱动器群组包 括一奇数阶段反相器驱动器，W及上述第四驱动器群组包括上述奇数阶段反相器驱动器。 针对上述第二数据线，上述第一驱动器群组包括上述奇数阶段反相器驱动器，上述第二驱 动器群组包括上述偶数阶段反相器驱动器，上述第=驱动器群组包括上述偶数阶段反相器 驱动器，W及上述第四驱动器群组包括上述奇数阶段反相器驱动器。上述偶数阶段反相器 驱动器包括一偶数数量的反相器。上述奇数阶段反相器驱动器包括一奇数数量的反相器。
[0006] 本发明更掲露了一种存储装置，包括一电源线、一接地线、W及一存储器电路。上 述存储器电路禪接于上述电源线和上述接地线之间，包括一驱动电路和一存储单元阵列。 上述驱动电路包括第一和第二数据线，禪接于上述电源线和上述接地线之间，驱动存储器 数据至上述存储单元阵列并由上述存储单元驱动存储器数据，每条数据线包括4个驱动器 群组。针对上述第一数据线，上述第一驱动器群组包括一偶数阶段反相器驱动器，上述第二 驱动器群组包括上述偶数阶段反相器驱动器，上述第=驱动器群组包括一奇数阶段反相器 驱动器，W及上述第四驱动器群组包括上述奇数阶段反相器驱动器。针对上述第二数据线， 上述第一驱动器群组包括上述奇数阶段反相器驱动器，上述第二驱动器群组包括上述偶数 阶段反相器驱动器，上述第=驱动器群组包括上述偶数阶段反相器驱动器，W及上述第四 驱动器群组包括上述奇数阶段反相器驱动器。上述偶数阶段反相器驱动器包括一偶数数量 的反相器。上述奇数阶段反相器驱动器包括一奇数数量的反相器。
[0007] 本发明的有益技术效果在于：通过本发明所提供的存储装置W及该存储装置采用 的驱动电路，有效的降低电源中的电源噪声。
【附图说明】
[000引图1为本发明实施例中一种存储装置1的方块图。
[0009] 图2为本发明实施例中一种电力系统2的示意图。
[0010] 图3为本发明实施例中数据缓冲器12的驱动电路的示意图。
[0011] 图4显示本发明实施例中电源线上的一种电源噪声。
[0012] 图5显示本发明实施例中电源线上的另一种电源噪声。
[0013] 图6显示本发明实施例中电源线上的另一种电源噪声。
[0014] 图7显示本发明实施例中电源线上的另一种电源噪声。
[0015] 附图标号
[0016] 1~存储装置；
[0017] 10~位址缓冲器ADB ; 阳0化]12~数据缓冲器DATAB ;
[0019] 14~字元线解码器；
[0020] 16~位线解码器、感测放大器、和写入驱动器；
[0021] 18~存储单元阵列；
[0022] M"0, 0)到 MC (m, n)~存储单元 阳〇2引 WL [0]到WL虹]~字元线；
[0024] 化[0]到化[n]~位线； 阳0巧]AD~位址；
[0026] RAD~列位址；
[0027] CAD~栏位址；
[0028] 2~电力系统；
[0029] Vext~共用电源；
[0030] Gnd~共用接地；
[0031] Lvdd、Lvss ~电感；
[0032] Rvdd、Rvss ~电阻； 阳〇3引 vdd、VSS~电源线、接地线；
[0034] Cd~电容；
[0035] A~偶数阶段反相器驱动器；
[0036] B~奇数阶段反相器驱动器；
[0037] Data[0…31]、Data[32…63]、Data[64." 95]、Data[96." 127]~数据群组；[^及 阳03引 DOO到D33~反相器驱动器。
【具体实施方式】
[0039] 在此必须说明的是，于下掲露内容中所提出的不同实施例或范例，用W说明本发 明所掲示的不同技术特征，其描述的特定范例或排列用W简化本发明，非用W限定本发明。 此外，在不同实施例或范例中可能重复使用相同的参考数字与符号，此等重复使用的参考 数字与符号用W说明本发明所掲示的内容，而非用W表示不同实施例或范例间的关系。
[0040] 说明书掲露的存储装置可称为动态随机存取存储器，静态随机存取存储器，电子 可抹除可程序化唯读存储器、NAND快闪存储器、NOR快闪存储器、相变存储器、磁电阻式随 机存取存储、铁电随机存取存储器、W及可变电阻式存储器。
[0041] 图1为本发明实施例中一种存储装置1的方块图，包括位址缓冲器（ADB) 10,数据 缓冲器值ATAB) 12、字元线解码器14、位线解码器，感应放大器W及写入驱动器16、W及存 储单元阵列18。存储装置1于娃基板上形成，例如使用互补式金属氧化物半导体工艺。存 储装置1可为装于封装内的半导体存储器，且可为嵌入超大型集成电路化SI系统）或类似 电路的存储器巨集（知识产权核屯、（I巧）。存储装置1可为非时序同步种类半导体存储器 或时序同步种类半导体存储器。
[0042] 于某些实施例中，存储装置1的所有电路或所有模拟电路通过共用电源和接地轨 连接至共用外部电源。例如，所有数据缓冲器DATAB 12和位址缓冲器ADB 10的电路通过 共用电源线Vdd和接地线VSS连接至共用电源Vext,该通过共用电源线Vdd和接地线VSS 会W图2图示的串连连接的电感来模拟。因此，当电路包括从电源抽取电流的主动负载时， 通过电感的时变电流会产生电源噪声。
[00创回到图1，数据缓冲器DATAB 12通过数据总线驱动数据信号DATA[0…127]并输 出接收的数据信号DATA[0…127]至位线解码器、感应放大器、和写入驱动器16 W及由位线 解码器、感应放大器、和写入驱动器16接收数据信号DATA[0…127]，其中接收的数据信号 DATA[0…127]用于读取和写入存储单元阵列18的存储单元MC。位址缓冲器ADB 10通过 位址总线接收位址信号AD，并输出位址信号AD的高顺序位，例如输出列位址RAD至字元线 解码器14 W及位址信号AD的低顺序位，例如输出栏位址CAD至位线解码器、感应放大器和 写入驱动器16。字元线解码器14解码列位址RAD并选取字元驱动器之一，用W于一段预定 时间内启动对应字元线WL从例如为接地电位VSS的低准位到例如为电源电压VDD的高准 位。位线解码器、感应放大器和写入驱动器16解码栏位址CAD且选取写入驱动器之一，用 W于一段预定时间内启动对应位线化从例如为接地电位的低准位，VSS至例如为电源电压 VDD的高准位。
[0044] 如上所述，数据缓冲器DATAB 12包括128位数据线且位址缓冲器ADB 10包括32 位数据线。为了将电源和接地线Vdd和VSS引发的电源噪声降低50个百分比，数据缓冲 器电路包括两条或两条倍数的数据线，上述数据线会采用图3显示的特定顺序的驱动器种 类。即数据缓冲器DATAB 12和位址缓冲器ADB 10的每条数据线包括4个具有图3特定顺 序驱动器种类的驱动器群组。4个驱动器群组为驱动器群组1、驱动器群组2、驱动器群组 3、W及驱动器群组4。举数据缓冲器DATAB 12为例，每条数据线包括4个由偶数阶段反相 器驱动器或奇数阶段反相器驱动器B形成的驱动器群组，其中偶数阶段反相器驱动器包括 偶数个反相器和奇数阶段反相器驱动器B包括单数反相器。例如，偶数阶段反相器驱动器 由2个反相器形成，而奇数阶段反相器驱动器由3个反相器形成。反相器不受限于反相器 逻辑闽，且会是任意种类的反相逻辑闽。128位数据被分为4个数据群组，分别为化*曰[(>-3]_]、Data[32."6：3]、Data[64…95]、和Data[96." 127]。每条数据群组禪接于电源和接地线 Vdd和VSS (未图示）之间，且从4个存储器忍片的位置通过数据总线传送数据信号数据。
[0045] 数据群组化ta[0…31]包括32条数据线，每条数据线包括4个驱动器，W偶数阶 段反相器驱动器DOO、偶数阶段反相器驱动器DOl、奇数阶段反相器驱动器