可用行和列为单位来定义。共同耦接至单个位线的NAND串NS可形成单个列。例如，耦接至第一位线BLl的NAND串NSll至NS31可对应于第一列。耦接至第二位线BL2的NAND串NS12至NS32可对应于第二列。耦接至第三位线BL3的NAND串NS13至NS33可对应于第三列。耦接至单个串选择线SSL的NAND串NS可形成单个行。例如，耦接至第一串选择线SSLl的NAND串NSll至NS13可形成第一行。耦接至第二串选择线SSL2的NAND串NS21至NS23可形成第二行。耦接至第三串选择线SSL3的NAND串NS31至NS33可形成第三行。
[0167]对每个NAND串NS可定义高度(即，厚度)。例如，在每个NAND串NS中，接地选择晶体管GST的高度(即，厚度)可定义为I。在每个NAND串NS中，越靠近串选择晶体管SST，存储单元的高度就越高。在每个NAND串NS中，与串选择晶体管SST相邻的存储单元MC6的高度可定义为6。
[0168]相同行中的NAND串NS的串选择晶体管SST可共享串选择线SSL。不同行中的NAND串NS的串选择晶体管SST可分别与不同的串选择线SSL1、SSL2和SSL3耦接。
[0169]在相同行的NAND串NS中的具有相同高度(即，同一水平)的存储单元MC可共享字线WL。在预定高度或水平，字线WL可由不同行的NAND串NS的存储单元MC共享。在预定高度，相同行的NAND串NS的虚设存储单元DMC可共享虚设字线DWL。在不同行但是在相同水平或相同高度的NAND串NS的虚设存储单元DMC可共享虚设字线DWL。
[0170]例如，位于相同水平的字线WL可彼此共同耦接。类似地，位于相同水平的虚设字线DWL可彼此共同耦接。例如，在第一方向上延伸的导电材料1211至1291、1212至1292以及1213至1293可通过接触耦接至上层。在第一方向上延伸的导电材料1211至1291、1212至1292以及1213至1293可共同耦接在上层。相同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。不同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。BP, NAND串NSll至NS13、NS21至NS23以及NS31至NS33可共同耦接至相同的接地选择线GSL。
[0171]共源极线CSL可共同耦接至NAND串NS。例如，第一掺杂区1311至第四掺杂区1314可在基板1111的有源区彼此耦接。例如，第一掺杂区1311至第四掺杂区1314可通过接触耦接至上层。第一掺杂区1311至第四掺杂区1314可共同耦接在上层。
[0172]如图11中所示，相同高度的字线WL可彼此共同耦接。因此，当选择具有特定高度的字线WL时，可选中耦接至选中字线WL的所有NAND串NS。不同行的NAND串NS可耦接至不同的串选择线SSL。因此，在耦接至相同字线WL的NAND串NS之中，未选中行的NAND串NS可通过串选择线SSLl至SSL3的选择而与位线BLl至BL3电绝缘。S卩，通过选择串选择线SSLl至SSL3可选择NAND串SL的单个特定行。选中行的NAND串NS可进一步进行位线BLl至BL3的选择，以选择单个特定NAND串NS。
[0173]在每个NAND串NS中，可设置虚设存储单元DMC。在实施例中，在虚设存储单元DMC与接地选择晶体管GST之间可设置第一存储单元MCl至第三存储单元MC3。
[0174]在虚设存储单元DMC与串选择晶体管SST之间可设置第四存储单元MC4至第六存储单元MC6。在实施例中，每个NAND串NS中的存储单元MC通过虚设存储单元DMC分成存储单元组。在存储单元组之中的与接地选择晶体管GST相邻的诸如MCl至MC3的存储单元组可称为下存储单元组。在存储单元组之中的与串选择晶体管SST相邻的诸如MC4至MC6的存储单元组可称为上存储单元组。
[0175]将参照图7至图11描述半导体存储系统110的操作方法，半导体存储系统110包括一个或更多个单元串，每个单元串沿与基板垂直的方向布置，与存储控制器120耦接并包括存储单元、串选择晶体管和接地选择晶体管。在实施例中，半导体存储系统110可被提供第一读取指令，以使用第一硬判定读取电压以及与第一硬判定读取电压不同的第二硬判定读取电压来执行第一硬判定读取操作和第二硬判定读取操作，可形成硬判定数据，可基于硬判定数据的错误位状态来选择第一硬判定电压和第二硬判定电压中的特定的一个，可使用与第一硬判定读取电压和第二硬判定读取电压不同的软读取电压来形成软判定数据，以及将软判定数据提供给存储控制器120。
[0176]图12至图14为示意性图示根据本发明另一实施例的3D非易失性存储器件200的示图。图12至图14图示根据本发明另一实施例的以3D实现的例如闪速存储器件200的半导体存储系统110。
[0177]图12为图示图7中示出的存储块中的存储块BLKj的透视图。图13为图示图12中示出的存储块BLKj的沿着VI1-Vir线截取的剖面图。
[0178]参照图12和图13，存储块BLKj可包括沿着第一方向至第三方向延伸的结构。
[0179]可设置基板6311。例如，基板6311可包括用第一型杂质掺杂的硅材料。例如，基板6311可包括通过P型杂质或P型阱(例如，袋状P阱)掺杂的硅材料。基板6311可进一步包括围绕P型阱的η型阱。在实施例中，基板6311为P型硅。然而，基板6311将不限于P型硅。
[0180]沿着X方向和Y方向延伸的第一导电材料层6321至第四导电材料层6324可设置在基板6311上。第一导电材料层6321至第四导电材料层6324可在Z方向上彼此分隔开。
[0181]沿着X方向和Y方向延伸的第五导电材料层6325至第八导电材料层6328可设置在基板6311上。第五导电材料层6325至第八导电材料层6328可在Z方向上彼此分隔开。第五导电材料层6325至第八导电材料层6328可在Y方向上与第一导电材料层6321至第四导电材料层6324分隔开。
[0182]多个下柱DP可形成为穿过第一导电材料层6321至第四导电材料层6324。多个下柱DP中的每个可在Z方向上延伸。多个上柱UP可形成为穿过第五导电材料层6325至第八导电材料层6328。多个上柱UP中的每个可在Z方向上延伸。
[0183]下柱DP和上柱UP中的每个可包括内部材料层6361、中间层6362以及表面层6363。中间层6362可用作单元晶体管的沟道。表面层6363可包括阻挡绝缘层、电荷储存层以及隧道绝缘层。
[0184]多个下柱DP与多个上柱UP可通过管栅PG耦接。管栅PG可形成于基板6311中。例如，管栅PG可包括大体上与多个下柱DP和多个上柱UP相同的材料。
[0185]具有第二杂质的掺杂材料层6312可设置在多个下柱DP上。掺杂材料层6312可在X方向和Y方向上延伸。例如，具有第二杂质的掺杂材料层6312可包括η型硅材料。具有第二杂质的掺杂材料层6312可用作共源极线CSL。
[0186]漏极6340可形成在多个上柱1113上。例如，漏极6340可包括η型硅材料。第一上导电材料层6351和第二上导电材料层6352可形成在漏极6340上。第一上导电材料层6351和第二上导电材料层6352可在Y方向上延伸。
[0187]第一上导电材料层6351和第二上导电材料层6352可在X方向上彼此分隔开。例如，第一上导电材料层6351和第二上导电材料层6352可由金属制成。例如，第一上导电材料层6351和第二上导电材料层6352可通过接触塞耦接至漏极6340。第一上导电材料层6351和第二上导电材料层6352可分别用作第一位线BLl和第二位线BL2。
[0188]第一导电材料层6321可用作源极选择线SSL，第二导电材料层6322可用作第一虚设字线DWLl，第三导电材料层6323和第四导电材料层6324可分别用作第一主字线MffLl和第二主字线MWL2。第五导电材料层6325和第六导电材料层6326可分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料层6327可用作第二虚设字线DWL2，第八导电材料层6328可用作漏极选择线DSL。
[0189]多个下柱DP中的每个以及与下柱DP相邻的第一导电材料层6321至第四导电材料层6324可形成下串。多个上柱UP中的每个以及与上柱UP相邻的第五导电材料层6325至第八导电材料层6328可形成上串。下串与上串可通过管栅PG耦接。下串的一端可耦接至用作共源极线CSL的第二型掺杂材料层6312。上串的一端可通过漏极6320耦接至对应的位线。下串与上串通过管栅PG彼此耦接。单个下串与单个上串可形成耦接在第二型掺杂材料层6312与对应的位线之间的单个单元串。
[0190]S卩，下串可包括源极选择晶体管SST、第一虚设存储单元DMCl以及第一主存储单元MMCl和第二主存储单元MMC2。上串可包括第三主存储单元MMC3和第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。
[0191]参照图12和图13，上串与下串可形成具有多个晶体管结构TS的NAND串NS。晶体管TS的结构可与参照图7描述的结构相同。
[0192]图14为图示参照图12和图13描述的存储块BLKj的等效电路图。图14图示了根据实施例的包括在存储块BLKj中的串之中的第一串和第二串。
[0193]参照图14，存储块BLKj可包括多个单元串，如参照图12和图13所描述的，每个单元串包括通过管栅PG彼此耦接的单个上串和单个下串。
[0194]在存储块BLKj中，沿着第一沟道层CHl层叠的存储单元、一个或更多个源极选择栅以及一个或更多个漏极选择栅可形成第一串ST1。沿着第二沟道层CH2层叠的存储单元、一个或更多个源极选择栅以及一个或更多个漏极选择栅可形成第二串ST2。
[0195]第一串STl和第二串ST2可耦接至单个漏极选择线DSL和单个源极选择线SSL。第一串STl可耦接至第一位线BL1，第二串ST2可耦接至第二位线BL2。
[0196]图14示出了经由漏极选择栅DSGO耦接至单个漏极选择线DSL并经由源极选择栅SSGO耦接至单个源极选择线SSL的第一串STl和第二串ST2。第一串STl和第二串ST2可分别耦接至位线BLl和BL2。在另一实施例中，第一串STl可耦接至第一漏极选择线DSL1，第二串ST2可耦接至第二漏极选择线DSL2。在另一实施例中，第一串STl和第二串ST2可共同耦接至相同的漏极选择线DSL以及单个位线BL。在这种情况下，第一串STl可耦接至第一源极选择线SSL1，第二串ST2可耦接至第二源极选择线SSL2。
[0197]图15为示意性图示根据本发明实施例的包括存储控制器15000和闪速存储器件16000的电子装置10000的框图。
[0198]参照图15，诸如蜂窝电话、智能电话或平板PC的电子装置10000可包括通过闪速存储器件200而实现的闪速存储器件16000以及用于控制闪速存储器件16000的存储控制器 15000。
[0199]闪速存储器件16000可对应于上面参照图1至图13描述的半导体存储器件200。闪速存储器件16000可储存随机数据。
[0200]存储控制器15000可通过处理器11000控制，处理器11000控制电子装置10000
的整体操作。
[0201]储存在闪速存储器件16000处的数据可在存储控制器15000的控制下通过显示器13000来显示，存储控制器15000在处理器11000的控制下操作。
[0202]无线电收发器12000可通过天线ANT来交换无线电信号。例如，无线电收发器12000可将接收自天线ANT的无线电信号转换成将由处理器11000处理的信号。如此，处理器11000可处理来自无线电收发器12000的转换的信号，并且可将处理的信号储存在闪速存储器件16000处。另外，处理器11000可通过显示器13000显示处理的信号。
[0203]无线电收发器12000可将来自处理器11000的信号转换成无线电信号，并且可通过天线ANT将转换的无线电信号输出至外部装置(未示出)。
[0204]输入装置14000可接收用来控制处理器11000的操作的控制信号或者要由处理器11000处理的数据，并且可通过诸如触控板、计算机鼠标、小键盘或键盘的指针装置来实现。
[0205]处理器11000可控制显示器13000，使得来自闪速存储器件16000的数据、来自无线电收发器12000的无线电信号或来自输入装置14000的数据通过显示器13000来显示。
[0206]图16为示意性图示根据本发明实施例的包括存储控制器24000和闪速存储器件25000的电子装置20