一种高可利用率抗辐射的sram自刷新电路的制作方法
【技术领域】
[0001]本实用新型涉及刷新电路技术领域，尤其是一种高可利用率抗辐射的SRAM自刷新电路。
【背景技术】
[0002]作为计算机高速缓存的挥发性存储器SRAM，广泛用在通讯、消费类电子产品中，此夕卜，在航空航天领域，SRAM也有着广泛的应用。然而，宇宙和外层空间存在大量的高能粒子射线，会直接影响其可靠性，造成SRAM器件存储的数据发生翻转。目前，基于商用工艺线对SRAM芯片进行抗单粒子翻转加固，主要采用的方法是对电路和系统架构优化设计进行抗辐射加固，现有的技术有三模冗余(Time Module Redundancy, TMR)、错误检测与纠正(Errordetect1n and correct1n, EDAC)编解码技术等。
[0003]在粒子辐射环境下，数据被打翻后，如果及时通过TMR或者EDAC电路进行纠正，夕卜界仍然能读取到SRAM中正确的数据。然而，如果长时间没有对SRAM内存储的数据进行读写，错误会不断累积，进而引发更多的错误，TMR或EDAC电路将无法对SRAM中的错误进行纠正。Aeroflex 的 UT8ER512K32 16M SRAM 和 TI 的 SMV512K32HFG 16M SRAM 抗辐射 SRAM存储器，采用了刷新技术解决错误累积的问题，然而，这两款电路刷新的优先级高于外界用户读写的优先级，刷新期间，外界用户无法对SRAM进行读写操作，两次刷新操作之间的间隔为外界用户可用的读写时间，这样，刷新频率提高后，存储器的可利用率会下降。
【实用新型内容】
[0004]本实用新型的目的在于提供一种在保障SRAM长时间的可靠性的同时，兼顾系统的闻可利用率的闻可利用率抗福射的SRAM自刷新电路。
[0005]为实现上述目的，本实用新型采用了以下技术方案:一种高可利用率抗辐射的SRAM自刷新电路，包括定时计数器、刷新控制器和刷新地址计数器，定时计数器的输出端与刷新控制器的输入端相连，外接外部信号的刷新控制器的输出端与刷新地址计数器的输入端相连，刷新地址计数器的输出端与SRAM存储阵列的A、CSN、WEN端相连，SRAM存储阵列的输出端Q端通过第三表决器与SRAM存储阵列的D端相连。
[0006]所述定时计数器包括至少3个定时寄存器，其输出端均与第一表决器的输入端相连，第一表决器的输出端分别与第一计数器、刷新控制器的第一输入端相连，刷新控制器的第二输入端接外部片选信号CS_N，刷新控制器的第三输入端接外部地址信号；所述刷新地址计数器包括至少3个地址寄存器，其输入使能端EN和输入清零端均接刷新控制器的输出端，其输出端均与第二表决器的输入端相连，第二表决器的输出端分别与非门电路、第二计数器、片选信号发生器的输入端相连；所述SRAM存储阵列包括至少3个存储器，其WEN端均与非门电路的输出端相连，其CSN端均与片选信号发生器的输出端相连，其A端均与第二表决器的输出端相连，其输出端Q端与第三表决器的输入端相连，第三表决器的输出端与各个存储器的D端相连；所述刷新控制器采用组合逻辑电路；所述定时寄存器、地址寄存器、存储器的个数一致，均为9个；所述第一、二、三表决器均为冗余表决器。
[0007]所述地址寄存器的高14位，即D14至Dl位为刷新地址位，所述地址寄存器的最后一位即DO为读写控制位。
[0008]由上述技术方案可知，本实用新型对存储器定时的进行读、纠错和回写，确保特定的时间间隔内累积的错误位数不超过纠错码的纠错能力，提高了 SRAM的抗多位翻转能力；用户的读写优先级高于刷新的优先级，使用户对SRAM的读写操作不被刷新操作中断，保证了用户读写的高可利用率；通过对自刷新电路自身的加固，确保刷新时读写地址一致，提高了刷新电路的抗辐射能力，增强了抗辐射SRAM的可靠性；将刷新操作转为后台形式运行，使抗辐射SRAM能与常规的SRAM在应用层面上兼容，简化了系统级电路的设计。
【附图说明】
[0009]图1为本实用新型的电路框图。
[0010]图2为本实用新型的电路原理图。
[0011]图3为本实用新型中刷新控制器的电路图。
[0012]图4为刷新地址寄存器的位数示意图。
[0013]图5为刷新时间关系示意图(100MHz时钟)。
【具体实施方式】
[0014]一种高可利用率抗辐射的SRAM自刷新电路，包括定时计数器3、刷新控制器2和刷新地址计数器1，定时计数器3的输出端与刷新控制器2的输入端相连，外接外部信号的刷新控制器2的输出端与刷新地址计数器I的输入端相连，刷新地址计数器I的输出端与SRAM存储阵列4的A、CSN、WEN端相连，SRAM存储阵列4的输出端Q端通过第三表决器与SRAM存储阵列4的D端相连，如图1所示。刷新地址计数器I用于产生刷新时的读写地址；定时计数器3用于控制两轮刷新操作之间的时间间隔；刷新控制器2根据定时计数器3的信号、外部片选信号、外部地址信号等产生控制信号。
[0015]如图2所示，所述定时计数器3包括至少3个定时寄存器，其输出端均与第一表决器的输入端相连，第一表决器的输出端分别与第一计数器5、刷新控制器2的第一输入端相连，刷新控制器2的第二输入端接外部片选信号CS_N，刷新控制器2的第三输入端接外部地址信号；所述刷新地址计数器I包括至少3个地址寄存器，其输入使能端EN和输入清零端均接刷新控制器2的输出端,其输出端均与第二表决器的输入端相连,第二表决器的输出端分别与非门电路7、第二计数器6、片选信号发生器的输入端相连；所述SRAM存储阵列4包括至少3个存储器，其WEN端均与非门电路7的输出端相连，其CSN端均与片选信号发生器的输出端相连，其A端均与第二表决器的输出端相连,其输出端Q端与第三表决器的输入端相连，第三表决器的输出端与各个存储器的D端相连。所述定时寄存器、地址寄存器、存储器的个数一致，均为9个；所述第一、二、三表决器均为冗余表决器，三者的作用相同，均采用少数服从多数的机制。所述非门电路的作用是将地址寄存器的DO位由O到I切换转变成对SRAM存储阵列先读后写控制的由I到O切换。
[0016]如图3所示，所述刷新控制器2采用组合逻辑电路，CS_N信号为低有效的片选使能信号，CS_N为低时，表示用户要对存储器进行读写操作，系统要停止对某个存储器的刷新；地址信号可以识别是否对当前的存储器进行读写。在CS_N信号为高，地址信号没有选中当前存储器的条件下，自刷新电路才能对各自的存储器进行刷新操作。计数标志为刷新定时计数器3给出的信号，在刷新定时计数器3计满一个周期时，给出一个触发信号，指示刷新周期开始，系统要对当前存储器的数据进刷新。刷新控制器2产生的输出信号为EN和末位清零信号，其中，EN信号用于使能地址计数器工作，进而产生刷新时的地址和刷新读写使能信号。若自刷新电路在刷新的过程中，用户开始对当前存储器的存储数据进行读写，则刷新操作要中断，此时EN将无效，同时产生末位清零信号，末位清零信号将使刷新地址寄存器的最后一位复位成O，使刷新的状态回到读的状态，同时刷新的地址保持不变，在用户停止对当前存储器的读写操作时，EN信号重新有效，而刷新地址计数器I将从刷新停止时的地址开始重新计数，完成一个周期的刷新。
[0017]如图4所示，所述地址寄存器的高14位，即D14至Dl位为刷新地址位，所述地址寄存器的最后一位即DO为读写控制位；如图5所示，在时钟频率为10MHz的条件下，对16K地址空间进行一次刷新操作需要的时间为2X10X16K ns=0.32768ms，刷新时间与刷新周期的关系可以用图5进行说明。由图5可知，刷新时间占到刷新周期的1/8，剩余7/8时间为刷新的空闲时间，刷新地址计数器I处于非工作状态，对SRAM存储阵列的读和回写停止，定时计数器持续更新，这样自刷新电路将具有较小的动态功耗。同时由于刷新时间占整个刷新周期的比例很小，用户读写操作占用刷新时间的可能性很小，这样既保证了用户读写的高性能要求，又保证了刷新的执行效率。刷新地址计数器I中的地址寄存器每隔2.62144ms更新一次，与存储器的更新频率一致；定时计数器3中的定时寄存器持续计数，因此每个时钟节拍都更新一次，避免了错误翻转的