损伤、损坏、寿命缩短等。
[0041] 图3A是示出1T-1R存储阵列300A的一部分中的穿通（punchthrough)的示图。 穿通是指晶体管（例如，存储单元302A的选择晶体管T2A)的漏极和源极区域周围的耗尽 层由于电压过载而并入单个耗尽区域的情况。然后，选择晶体管T2A的栅极下方的场根据 漏极-源极电压而变强，如漏极电流一样。穿通可随着增加的漏极-源极电压而引起快速 增加的电流，其效果是不期望的，因为这会劣化存储阵列300A的可靠性，会由于未选择单 元的泄漏电流而增加功率要求，以及会要求更大的选择晶体管来避免其他不期望情况中的 问题。
[0042] 在形成操作期间，存储阵列300A的所有其未被选择的源极线（例如，SL1)被偏置 到地。在选择的单元304A的形成操作期间，通常大于3. 5V的电压可被施加于被选择的位 线信号BL0,这又会引起耦合至位线信号BL0的未被选择的单元（例如，存储单元302A)的 穿通，这是因为源极和漏极区域两端的电压处于3. 5V的高电压。
[0043] 图3B是示出操作1T-1R存储阵列300B的一部分以避免图3A所示不期望的穿通 故障的方法的实施例的示图。在表格1中示出存储单元304B被选择用于形成操作的示例 性偏置方案。
[0044]
[0045] 通过将未选择的源极线（例如，SL1)偏置到大于地且小于3. 5V的选择的位线信 号电压BL1的电压来避免未选择的存储单元302B的选择晶体管T2B的穿通。例如，通过 将未选择的源极线信号SL1偏置到2V的中间电压来避免选择晶体管T2B的穿通。本领域 技术人员应理解，在选择的存储单元的形成操作期间，未选的源极线可以根据与存储阵列 300B相关联的各种设计参数被偏置到大于地且小于选择的位线信号电压的许多其他电压 来避免未选择的存储单元的选择晶体管的穿通。
[0046] 图4是1T-1R存储阵列400的一部分的实施例的示图，其中，位于相邻行的存储单 元电耦合至公共源极线。存储阵列400可包括以沿第一方向延伸的多列和沿垂直于第一方 向的第二方向延伸的多行布置的多个存储单元，例如单元401、402、403、404、405、406、407 和408。例如，存储单元401和402水平地沿第一行延伸，而存储单元401、403、405和407 垂直地沿第一列延伸。
[0047] 存储单元401、402、403、404、405、406、407和408可具有类似于图1所述存储单元 100的结构。如存储单元100,存储单元401、402、403、404、405、406、407和408的每一个都 被耦合以接收位线信号（例如，BL0或BL1)、字线信号（例如，WL0、WL1、WL2或WL3)以及源 极线信号（例如，SL0或SL1)。在一个实施例中，如本领域技术人员公知的，控制电路410可 生成操作存储阵列400所需的电压信号，包括位线信号BL0和BL1、字线信号WL0、WL1、WL2 和WL3、以及源极线信号SL0和SL1。在一个实施例中，如下面进一步描述的，控制电路410 通过以预定的电平和/或预定的时序施加所需电压信号来避免对存储单元（例如，存储单 元401、402、403、404、405、406、407和408)的电压或大电流应力，而这样的电压或大电流应 力会引起损伤、损坏、寿命缩短等。
[0048] 在存储阵列400的实施例中，存储单元的列被耦合以接收公共的位线信号，而存 储单元的行被耦合以接收公共的字线信号和公共的源极线信号。例如，布置在第一列的 存储单元401、403、405和407可共同接收位线信号BL1，而布置在第二列的存储单元402、 404、406和408可共同接收位线信号BL0。布置在一行的存储单元401和402可共同在对 应的栅极端接收字线信号WL3以及在对应的源极端接收源极线信号SL1。类似地，布置在 一行的存储单元403和404共同在对应的栅极端接收字线信号WL2以及在对应的源极端接 收源极线信号SL1。布置在一行的存储单元405和406共同在对应的栅极端接收字线信号 WL1以及在对应的源极端接收源极线信号SL0,同时布置在一行的存储单元407和408共同 在对应的栅极端接收字线信号WL0以及在对应的源极端接收源极线信号SL0。
[0049] 在一个实施例中，位于存储阵列400的相邻行的存储单元可被电耦合以接收公共 的源极线信号。例如，位于第一行的存储单元401和402以及位于与第一行相邻的第二行 的存储单元403和404可被耦合以接收公共的源极线信号SL1。类似地，位于第三行的存储 单元405和406以及位于与第三行相邻的第四行的存储单元407和408可被耦合以接收公 共的源极线信号SL0。如存储单元100，存储单元401、402、403、404、405、406、407和408可 包括本领域技术人员已知的根据所施加电压或电流改变阻抗的任何类型的存储技术，例如 RRAM、PCM、STT-MRAM等。位于相邻行的存储单元共享源极线信号的存储阵列400可实现显 著的单元尺寸的减小，例如15% -25%的减小。
[0050] 图5A是示出在形成、设置、重置和读取操作期间操作图2所示存储阵列200的一 部分以避免穿通或其他不期望的效果的方法的实施例的示图。在上面的表格1中示出了存 储单元504被选择用于形成操作的示例性偏置方案。
[0051] 在表格2中示出存储单元504被选择用于设置操作的示例性偏置方案。
[0052] L0053J
[0054] 在表格3中示出存储单元504被选择用于重置操作的示例性偏置方案。
[0055]
[0056] 在表格4中示出存储单元504被选择用于读取操作的示例性偏置方案。
[0057]
[0058] 图5B是示出在形成、设置、重置和读取操作期间偏置图4所示存储阵列400的一 部分以避免穿通或其他不期望的效果的方法的实施例的示图。对于将要被写入的字节，控 制电路（未示出）可对与所寻址的字节相对应的所有存储单元执行设置操作，然后仅基于 将被写入的数据重置这些存储单元中的一些存储单元（表示位）。控制电路410可映射地 址来允许几乎同时对相邻行上的单元执行的设置和形成操作。
[0059] 在表格5中示出存储单元506和508被选择用于形成操作的示例性偏置方案。
[0060]
[0061] 在表格6中示出存储单元506和508被选择用于设置操作的示例性偏置方案。
[0062]
[0063] 在表格7中示出存储单元506被选择用于重置操作的示例性偏置方案。
[0064]
[0066] 在表格8中示出存储单元506被选择用于读取操作的示例性偏置方案。
[0067]
[0068] 在一个实施例中，控制电路410 (图4)可将阵列400中的存储单元的组映射到图 6A和图6B所示的地址字节。控制电路410可将与位线BL0-BL7、字线信号WL0和源极线信号 SL相对应的八个存储单元的组映射到地址0。类似地，控制电路410可将与位线BL0-BL7、 字线信号WL1和源极线信号SL相对应的八个存储单元的组映射到地址1。在图6A所示实 施例中，映射至地址〇的存储单元可位于存储阵列400的第一行的8个相邻列，并且映射至 地址1的存储单元可位于相同的8个相邻列上但位于存储阵列400的第二行，其中，第一行 与第二行相邻。
[0069] 参照图6B，控制电路410可通过首先将地址0和地址1中的所有位均设置为第一 值（例如，〇)来将数据写入地址1或地址〇中的存储单元。此后，控制电路410可基于数据 将地址0或地址1中的位重置为第二值（例如，1)。在一个实施例中，控制电路410可在基 于数据重置地址〇中的位之后顺序重置地址1中的位。
[0070] 在另一实施例中，控制电路410 (图4)可将阵列400中的存储单元的组映射到图 7A和图7B所示的地址字节。控制电路410可将与第一位线BLA0-BLA3、字线信号WL01A 和WL01B以及源极线信号SL相对应的八个存储单元的第一组映射到地址0,并且控制电 路410可将与第二位线BLB0-BLB3、字线信号WL01A和WL01B以及源极线信号SL相对应的 八个存储单元的第二组映射到地址1。在图7A所示的实施例中，映射到地址0的八个存储 单元的第一组中的存储单元可位于两个相邻行上的四个相邻列的第一组中，并且映射到地 址1的存储单元可位于两个相邻行上的四个相邻列的第二组中。位线寄存器和多路复用器 712可多路复用来自控制电路410的位线BL0-BL7以生成位线信号BLA0-BLA3或位线信号 BLB0-BLB3,从而分别选择地址0或地址1中的存储单元。
[0071] 参照图7B，控制电路410可通过首先将地址0中的所有位均设置为第一值（例如， 〇)然后基于数据将地址〇中的位重置为第二值（例如，1)来将数据写入地址〇中的存储单 元。注意，控制电路410可在重置与位线信号BL[7:4]相对应的存储单元中的位之前首先 重置对应于位线信号BL[3:0]的映射至地址0的存储单元中的位。
[0072] 类似地，控制电路410可通过首先将地址1中的所有位均设置为第一值（例如，0) 然后基于数据将地址1中的位重置为第二值（例如，1)来将数据写入地址1中的存储单元。 控制电路410可在重置与位线信号BL[7:4]相对应的存储单元中的位之前首先重置对应于 位线信号BL[3:0]的映射至地址1的存储单元中的位。
[0073] 图8A是在形成操作期间施加于部分存储阵列的电压信号时序的实施例的示图。 图8B是在形成操作期间施加于