图8A所示的1T-1R存储阵列的一部分的电压信号时序的实 施例的定时图。形成操作通常在存储单元的制造期间对存储单元执行一次。在基本同时对 选择的存储单元806和808执行形成操作的实施例中，控制电路410 (图4)可如下施加电 压信号的时序：
[0074] 在步骤1中，将未选择的源极线信号SL1充电至中间电压以避免穿通，例如充电至 2V(将选择的源极线信号SL0保持在0V)。
[0075] 在步骤2中，将选择的字线信号WL1和WL0充电至VMI_，例如充电至0. 75V(将未 选择的字线信号WL2和WL3保持在0V)。可通过包括在控制电路410 (图4)中的电流控制 电路来生成VMIKMi以限制通过电阻元件的电流，从而避免过编程和局部加热来劣化电阻元 件的长期可靠性。图12示出了示例性电流控制电路，这将在下文更加详细地描述。
[0076] 在步骤3中，将选择的位线信号BL0充电至V_，例如3. 5V(将未选择的位线信号 BL1保持在0V)。
[0077] 在步骤4中，对于与选择的字线信号WL0和WL1以及选择的位线信号BL0相对应 的位单元，在形成操作期间将步骤1至3中的电压保持时间troEM。
[0078] 在步骤5中，对选择的位线信号BL0放电。
[0079] 在步骤6中，对未选择的源极线信号SL1放电。
[0080] 在步骤7中，对选择的字线信号WL0和WL1放电。
[0081] 图9A是在设置操作期间施加于部分存储阵列的电压信号时序的实施例的示图。 图9B是在设置操作期间施加于图9A所示的1T-1R存储阵列的一部分的电压信号时序的实 施例的定时图。在基本同时对选择的存储单元906和908执行设置操作的实施例中，控制 电路410 (图4)可如下施加电压信号的时序：
[0082] 在步骤1中，将未选择的源极线信号SL1充电至VDD，例如1. 5V(将选择的源极线 信号SL0保持在0V)。
[0083] 在步骤2中，将选择的字线信号WL1和WL0充电至VMI_，例如充电至0. 75V(将未 选择的字线信号WL2和WL3保持在0V)。
[0084] 在步骤3中，将选择的位线信号BL0充电至VSET，例如2V(将未选择的位线信号BL1 保持在0V)。
[0085] 在步骤4中，对于与选择的字线信号WL0和WL1以及选择的位线信号BL0相对应 的位单元，在设置操作期间将步骤1至3中的电压保持时间tSET。
[0086] 在步骤5中，对选择的位线信号BL0放电。
[0087] 在步骤6中，对未选择的源极线信号SL0放电。
[0088] 在步骤7中，对选择的字线信号WL0和WL1放电。
[0089] 图10A是在重置操作期间施加于部分存储阵列的电压信号时序的实施例的示图。 图10B是在重置操作期间施加于图10A所示的1T-1R存储阵列的一部分的电压信号时序的 实施例的定时图。在基本同时对选择的存储单元1006执行重置操作的实施例中，控制电路 410 (图4)可如下施加电压信号的时序：
[0090] 在步骤1中，将所有源极线信号SL0和SL1充电至VDD，例如1. 5V。
[0091] 在步骤2中，将所有位线信号BL0和BL1充电至VDD，例如1. 5V。
[0092] 在步骤3中，将选择的字线信号WL1充电至VDD，例如1.5V(将未选择的字线信号 WLO、WL2 和WL3 保持在 0V)。
[0093] 在步骤4中，将选择的源极线信号SL0以及位线信号BL0和BL1充电至2. 5V。
[0094] 在步骤5中，将选择的字线信号WL1充电至3V。
[0095] 在步骤6中，将选择的位线信号BL0放电至0V(该步骤标记重置操作的开始）。
[0096] 在步骤7中，对于与选择的字线信号WL1以及选择的位线信号BL0相对应的位单 元，在重置操作期间将步骤1至6中的电压保持时间tKESET。
[0097] 在步骤8中，对选择的源极线信号SL0和选择的字线信号WL1放电。
[0098] 在步骤9中，对未选择的位线信号BL1放电。
[0099] 在步骤10中，对未选择的源极线信号SL1放电。
[0100] 图11A是在读取操作期间施加于部分存储阵列的电压信号时序的实施例的示图。 图11B是在读取操作期间施加于图11A所示的1T-1R存储阵列的一部分的电压信号时序的 实施例的定时图。在基本同时对选择的存储单元1106执行读取操作的实施例中，控制电路 410(图4)可如下施加电压信号的时序：
[0101] 在步骤1中，将选择的位线信号BL0充电至V%，例如0. 25V(将未选择的位线信号 BL1保持在0V)。
[0102] 在步骤2中，将选择的字线信号WL1充电至VDD，例如1.5V(将所有未选择的字线 信号WLO、WL2和WL3保持在0V)。
[0103] 在步骤3中，对于与选择的字线信号WL1和选择的位线信号BL0对应的位单元，在 读取操作期间将位线信号进行时间tKEAD。
[0104] 在步骤4中，对选择的字线信号WL1放电。
[0105] 在步骤5中，对选择的位线信号BL0放电。
[0106] 图12是包括位线电流控制电路1220的实施例的1T-1R存储阵列1200的实施例 的示图。存储阵列1200可类似于存储阵列200,包括沿第一方向延伸的多列以及沿垂直于 第一方向的第二方向延伸的多行。在阵列1200的实施例中，如前面参照存储阵列200所描 述的，存储单元的列被耦合以接收公共的位线信号，而存储单元的行被耦合以接收公共的 字线信号和公共的源极线信号。在一个实施例中，存储阵列1200中的位线可耦合至位线控 制电路1220,其被配置为控制提供给多个电阻式存储单元的电流。位线控制电路1220可包 括晶体管T2、T3和T4,其被配置为形成具有选择的存储单元的镜像电流源。在该结构中， 将出现在位线上的特定电压可根据选择的存储单元1206中的选择晶体管的电压阈值而改 变。如果电压阈值较低，则位线可升高（通过单元电流充电）直至选择晶体管T1的标准化 饱和漏极电流与位线晶体管T2的饱和漏极电流相匹配。因此，可通过选择晶体管T1与晶 体管T2、T3和T4之间的镜像电流源结构的自补偿效应来解决单元选择晶体管T1的阈值电 压的变化（在先进的互补金属氧化物半导体（CMOS)工艺中，晶体管阈值电压在器件之间的 变化相对较大，例如150_200mV)。
[0107] 在形成或设置操作期间，晶体管T2可限制流过选择的存储单元1206的电流以降 低变化性并改善位产量和功耗。由于驱动器晶体管T2、T3和T4的面积通常大于包括在存储 单元1206中的选择晶体管T1的面积，所以避免了失配问题。在一个实施例中，晶体管T2、T3和T4可以是金属氧化物半导体（MOS)晶体管。
[0108] 本领域技术人员还应该意识到，本实用新型不限于上面所具体示出和描述的。相 反，本实用新型的范围包括上述各种特征的组合和子组合，并且本领域技术人员在阅读前 面的描述后可进行各种修改。因此，通过所附权利要求来限制本实用新型。
【主权项】
1. 一种存储器件，其特征在于，包括： 多条字线； 多条源极线；以及 电阻式存储单元的阵列，包括多对电阻式存储单元，每对电阻式存储单元均包括： 第一电阻式存储元件； 第二电阻式存储元件； 第一开关元件，串联电耦合至所述第一电阻式存储元件并具有第一栅极和第一源极， 所述第一栅极被耦合以接收所述多条字线中的第一字线，所述第一源极被耦合以接收所述 多条源极线中的第一源极线；和 第二开关元件，串联电耦合至所述第二电阻式存储元件并具有第二栅极和第二源极， 所述第二栅极被耦合以接收所述多条字线中的第二字线，所述第二源极电耦合至所述第一 源极以接收所述多条源极线中的所述第一源极线。2. 根据权利要求1所述的存储器件，其特征在于，还包括： 控制电路，被配置为至少部分地基于将第一选择字线电压施加于所述第一开关元件的 所述第一栅极以及将第二选择字线电压施加于所述第二开关元件的所述第二栅极而选择 特定的存储元件用于操作。3. 根据权利要求1所述的存储器件，其特征在于，还包括： 多条位线，耦合至所述电阻式存储单元的阵列； 其中所述第一电阻式存储元件具有被电耦合以接收所述多条位线中的第一位线的第 一端；以及 其中所述第二电阻式存储元件具有被电耦合以接收所述多条位线中的所述第一位线 的第二端。4. 根据权利要求3所述的存储器件，其特征在于，还包括：位线电流控制电路，电耦合 至所述多条位线并被配置为控制多个所述电阻式存储单元的电流。5. 根据权利要求4所述的存储器件，其特征在于，所述位线电流控制电路包括镜像电 流源。6. 根据权利要求4所述的存储器件，其特征在于，所述位线电流控制电路被配置为限 制流经被选择用于形成或设置操作的存储单元的电流。
【专利摘要】本实用新型涉及一种存储器件，其中该存储器件包括电阻式存储单元的阵列，其中每对电阻式存储单元包括与第一电阻式存储元件串联耦合的第一开关元件以及与第二电阻式存储元件串联耦合的第二开关元件。第一开关元件的源极和第二开关元件的源极接收公共的源极线信号。
【IPC分类】G11C13/00
【公开号】CN204667887
【申请号】CN201520165780
【发明人】D·C·塞卡, W·F·埃利斯
【申请人】拉姆伯斯公司
【公开日】2015年9月23日
【申请日】2015年3月23日