专利名称：非易失存储器、ic卡和数据处理系统的制作方法
技术领域：
本发明涉及非易失存储器和引入非易失存储器的数据处理设备，具体涉及向非易失存储器单元施加提升电压的擦写处理的控制方法，这是引入例如EEPROM(电可擦除可编程只读存储器)和CPU(中央处理单元)等等的IC(集成电路)卡中使用的有效技术。
背景技术：
在用于IC卡的微型计算机中，EEPROM普遍与诸如CPU的逻辑单元一起使用。EEPROM的非易失存储器单元由双晶体管单元组成，包含负责存储的存储器MOS晶体管，和选择有关存储器MOS晶体管并得出信息的选择MOS晶体管。存储器MOS晶体管常常采用MONOS结构。存储器MOS晶体管由源极、漏极、绝缘氮化硅薄膜和控制栅极构成。为了达到将存储器单元的阈值电压安排成可比较高电压的状态，即写状态，需要通过向控制栅极施加例如3V的供电电压(Vcc)并且向井区(后栅极)施加例如-10V的高电压(-Vpp)，以捕捉氮化硅薄膜中的电子。为了达到将存储器单元的阈值电压安排成可比较低电压的状态，即擦除状态，需要通过向控制栅极施加例如-10V的高电压(-Vpp)并且向井区(后栅极)施加例如3V的供电电压(Vcc)，以贮存氮化硅薄膜中的空穴。在用于IC卡等等的微型计算机中，在一个芯片上建立产生上述高电压的升压器，使得工作电源被合并成单个的供电电压。
为了评估电可擦除可重写非易失存储器的性能，可重写频率和数据保持特性被用作性能指标。重复施加高电压造成的氮化硅薄膜特性退化等等对可重写频率提出了限制。当高电压的施加变得更加突然时，电应力变得更加剧烈，从而进一步加剧特性退化，使得可重写频率被进一步降低。另一方面，当擦写处理中高电压的施加时间变长时，要捕捉的电子和空穴的数量相应增加；因此数据保持特性(一种时间特性，期间数据保持稳定并且没有变化)得到改进。
因此，为了达到令人满意的可重写频率和更好的数据保持特性，需要可比较地降低施加高电压的升压速度并且可比较地延长高电压的施加时间。
发明内容
本发明人调查了针对诸如Java(注册商标)的编程语言编写的应用程序等等(此后简称为虚拟机程序)进行的测量，发现缩短EEPROM的重写时间非常重要。在执行虚拟机程序时需要经常重写多个变量；这里，本发明人考虑到，在这种不能大量使用RAM(随机访问存储器)充当工作区的环境中，需要在EEPROM中拨出临时区域以操作变量。本发明人还发现，通过将以EEPROM为代表的非易失存储器用作实际保持临时信息的临时区域，即使在电源被意外切断的情况下，也可以重新启动处理并且不用请求主机重发必要信息。
本发明的申请人已经申请了PCT/JP00/05860，该申请尚未国际公开。这个专利申请公开了控制重写EEPROM时升压器的升压速度的技术。对于擦除处理，只需向要擦除的存储器单元的控制栅极施加诸如-10伏的高电压(-Vpp)，然而针对要擦除的存储器单元的高电压(-Vpp)将被提供给不被擦除并且共享控制栅极线路的存储器单元的井区。由于控制栅极和井区的电容明显不同，在假定并行写入的位数不同的情况下，需要事先完成并行擦除的存储器单元的数量也不同；因此提供高电压的升压器的驱动负载将发生改变。这种驱动负载的变化导致升压速度的变化，并且产生被提供给存储器单元的电压应力的差异；结果在一部分存储器单元中累积了显著的电应力，并且可重写频率预期会变得没有意义。因此，申请人的上述专利申请通过即使并行擦除的存储器单元的数量发生改变也可以使升压操作速度保持固定的方式，根据驱动负载的量级改变用于升压器中升压操作的同步时钟信号的频率。
本发明的一个目的是提供涉及非易失存储器的技术，以便容易地满足以快速重写非易失存储器为优先的使用模式，和以数据保持特性为优先的使用模式。
本发明的另一个目标是提供涉及非易失存储器的技术，以便容易地满足以频繁重写非易失存储器和电源切断期间的数据保持为优先的使用模式，和以数据保持特性为优先的使用模式。
通过说明书和附图可以理解本发明的上述和其它目的与新颖特征。
本发明的典型公开内容被概括如下。
根据本发明的一个方面，通过使用提供给非易失存储器单元的提升电压进行擦写处理并且对提升电压进行箝位，使得非易失存储器能够对非易失存储器单元进行信息存储操作，并且非易失存储器包含用于信息存储操作的控制装置。控制装置能够选择需要第一时间的第一信息存储操作，和需要短于第一时间的第二时间的第二信息存储操作。
在以快速重写非易失存储器为优先的使用模式，或以频繁重写非易失存储器和电源切断期间的数据保持为优先的使用模式下，控制装置选择第二信息存储操作。在以数据保持特性为优先的使用模式下，控制装置选择第一信息存储操作。
在许多情况下发现擦写处理对数据保持特性的影响是不同的。当擦除处理时间对数据保持特性的影响较小时，根据擦除处理的时间差得到第一时间和第二时间的差会有更好的可靠性。当写处理时间对数据保持特性的影响较小时，需要根据写处理的时间差得到第一时间和第二时间的差。
上述非易失存储器利于满足以快速重写为优先的使用模式和以数据保持特性为优先的使用模式。
作为本发明的具体模式，擦除处理时间和写处理时间均可以被定义成获得提升电压的升压操作时间与保持提升电压的箝位操作时间的总和。或者，时间可以被定义成箝位操作时间。在后一种情况下，只需首先检测到达箝位电压水平的定时，并且以该定时作为起始点控制擦除处理和写处理的时间。
在本发明的另一个具体模式中，提供被用来选择第一信息存储操作或第二信息存储操作的寄存器。只需改变这个寄存器的设定数值便可以容易地改变第一信息存储操作或第二信息存储操作的选择。根据使用非易失存储器等等的CPU的操作程序的处理内容，可以任意改变选择。
在擦写处理中提供给非易失存储器单元的电压的升压速度的差导致在施加高电压时提供给存储器单元的电应力的差。由于电应力影响非易失存储器单元的可重写频率，其中的差造成长期特性退化的发散。为了防止这种发散的出现，需要根据升压器的负载的量级，控制擦写处理中提供给非易失存储器单元的电压的升压速度以保持固定。例如，在第一信息存储操作和第二信息存储操作中，无论并行擦除和/或并行写入的非易失存储器单元的数量如何，控制装置均进行控制以调整擦除处理和/或写处理中施加的提升电压的升压速度。
作为本发明的另一个具体模式，非易失存储器能够采用MONOS结构，其中非易失存储器单元在沟道和控制栅极之间拥有隔离电荷捕捉区，并且根据电荷捕捉区中捕捉的电子或空穴的数量存储不同的信息。上述信息存储操作的最小单元被规定成共享井区的多个非易失存储器单元。例如在擦除处理中，供电电压被提供给目标非易失存储器单元的井区，提升电压被提供给控制栅极线路，并且对于共享控制栅极线路的非选择擦除(禁止擦除)的非易失存储器单元，提升电压被提供给其中的井区。根据负载是控制栅极线路还是井区，升压器的负载有所不同，并且升压器驱动的负载因擦除处理的目标存储器单元的数量而发生改变。
作为本发明的另一个具体模式，控制装置控制装置选择提升电压的箝位水平。当箝位水平提高时，数据保持特性因该水平而得到改进。电路的承受电压必须满足最大箝位水平的要求。
根据本发明的另一个方面，IC卡拥有非易失存储器，通过使用提供给非易失存储器单元的提升电压进行擦写处理并且对提升电压进行箝位，使得非易失存储器能够对非易失存储器单元进行信息存储操作，并且非易失存储器包含用于信息存储操作的控制装置。控制装置执行选择控制和升压操作控制，其中选择控制用于选择信息存储操作期间施加的提升电压的施加间隔，升压操作控制用于调整从升压器启动直到开始箝位期间施加的电压的升压速度。
通过选择控制，IC卡满足以快速重写非易失存储器为优先，或以频繁重写非易失存储器和电源切断期间的数据保持为优先的使用模式，和以数据保持特性为优先的使用模式。通过升压操作控制，IC卡能够防止擦除和写操作中提供给非易失存储器单元的电压的升压速度差在提供给存储器单元的电应力中造成的发散，或者避免经受过多的应力；并且可以保持令人满意的、涉及非易失存储器单元的可重写频率的特性。
在本发明的具体模式中，提供给非易失存储器单元的电压的升压间隔与提升电压的箝位间隔的总和被定义成提升电压的施加间隔，并且升压操作控制调整升压速度的目标被定义成升压间隔。在另一个模式中，提升电压的箝位操作间隔被定义成提升电压的施加间隔，并且升压操作控制调整升压速度的目标被定义成升压操作间隔。
在涉及选择控制的具体模式中，IC卡还包含寄存器，并且控制装置从寄存器获得信息，该信息指定通过选择控制选择的施加间隔。在本发明的另一个具体模式中，IC卡还包含中央处理单元和外部接口电路，并且中央处理单元在寄存器中设置信息，该信息指定通过选择控制选择的施加间隔。在另一个具体模式中，外部接口电路从外部输入中央处理单元将在寄存器中设置的信息。在另一个具体模式中，控制装置包含产生具有不同频率的多个时钟信号的时钟发生器，选择时钟发生器产生的时钟信号的时钟选择器，和输入时钟选择器选择的时钟信号并且产生用于定义提升电压施加间隔的定时信号的定时控制器，其中定时控制器根据输入时钟信号的频率产生具有不同周期的定时信号，时钟选择器根据寄存器中设置的数值选择时钟信号。例如，定时控制器的组成拥有多位二进制计数器，该二进制计数器向后级发送从时钟选择器输出的时钟信号。如果使时钟信号频率不同，则使从二进制计数器的各个存储级获得的分频信号的频率发生改变。
在涉及升压操作控制的具体模式中，控制装置根据作为并行信息存储操作目标的非易失存储器单元的数量产生升压速度控制数据，升压速度控制数据用于确定通过升压操作控制控制的升压速度。在另一个具体模式中，产生提升电压的升压器包含执行与时钟信号同步的升压操作的电荷泵电路，而升压速度控制数据根据作为并行信息存储操作目标的非易失存储器单元的数量控制电荷泵电路，使得在驱动负载加重时时钟信号频率相应升高。在另一个具体模式中，控制装置能够选择提升电压的箝位水平。
根据本发明的另一个方面，数据处理设备包含中央处理单元和非易失存储器。中央处理单元对非易失存储器执行信息存储控制。信息存储控制是执行非易失存储器中存储的数据的擦写处理。在信息存储控制的第一信息存储控制中，信息存储控制的执行需要第一时间以擦除非易失存储器中存储的数据。在信息存储控制的第二信息存储控制中，信息存储控制的执行需要短于第一时间的第二时间以擦除非易失存储器中存储的数据。并且使第一信息存储控制和第二信息存储控制中的任意一个均是可选的。在另一个具体模式下，在第一信息存储控制中被存储在非易失存储器的数据的写入需要第三时间，而在第二信息存储控制中，被存储在非易失存储器的数据的写入需要短于第三时间的第四时间。
对于第一或第二信息存储控制的选择，在具体模式中，通过中央处理单元执行的程序进行选择。也就是说，数据处理设备包含存储被中央处理单元执行的程序的存储器区域，并且程序在存储数据于非易失存储器时控制步骤，该步骤选择通过第一信息存储控制存储数据，或者通过第二信息存储控制存储数据。
在另一个具体模式中，数据处理设备包含寄存器，该寄存器指定选择第一信息存储控制和第二信息存储控制中的任意一个。并且该步骤设置指示寄存器选择第一信息存储控制和第二信息存储控制中的任意一个的信息。在这种情况下，寄存器可以包含允许设置第二时间和第四时间中的至少一个的区域。例如，存储器区域是一部分非易失存储器。
对于第一或第二信息存储控制的选择，根据另一个方面，中央处理单元能够从数据处理设备外部接收用于选择执行第一信息存储控制或执行第二信息存储控制的控制信息。
图1是EEPROM的模块图，该EEPROM是基于本发明的非易失存储器的例子；图2是图解存储器MOS晶体管的器件结构的垂直剖视图；图3的特性解了擦除状态和写状态的阈值电压特性，其中存储器MOS晶体管的热平衡状态位于中心；图4的示意解了在擦除处理，非选择擦除的处理，写入处理，非选择写入的处理和读取处理中被提供给存储器单元的电压的状态；图5的示意图以可比较的方式按照升压器的驱动负载图解了控制栅极和井区中的电容分量的差造成的升压速度变化，和用于将其控制为固定的升压速度；图6的示意解了阈值电压变化相对擦除和写入中施加的高电压的时间的特性；图7的模块解了负责升压控制操作的主要部分的升压时钟发生器的细节；图8的波形解了普通模式和快速模式下重写操作(信息存储操作)的时序；图9的模块解了设置电路中包含的寄存器的细节；图10的模块解了具有为简化而省略的频率微调寄存器的控制器；图11的模块解了包含快速重写时钟发生器和另一个快速重写时钟发生器的控制器；图12的模块解了分别在快速重写时钟发生器中包含擦除时钟发生器和写入时钟发生器的控制器；图13的波形解了图12的电路的快速模式重写操作(信息存储操作)的时序；图14的模块解了一种EEPROM，与图1中的EEPROM相反，该EEPROM使得箝位电压水平可选，并且根据访问地址通过选择器执行时钟选择；图15的波形解了当箝位电压水平可选时用于擦写处理的各种高电压波形；图16的模块解了对用于IC卡的微型计算机应用EEPROM的系统配置；图17的顶视解了用于IC卡的微型计算机中引入的IC卡的外形；图18的示意解了处理状态，其中在用于IC卡的微型计算机中经常重写多个变量；图19的示意图以顺序方式在时间轴上图解了需要快速重写的处理和不需要这种快速重写的处理；而图20的模块解了对用于IC卡的微型计算机应用EEPROM的另一个系统配置。
具体实施例方式
图1图解了EEPROM，EEPROM是本发明的非易失存储器的例子。EEPROM1包含通过CMOS集成电路制造技术等等在诸如单晶硅的半导体基底(半导体芯片)上形成的存储器阵列2、井控制电路3、行解码器4、列锁存电路5、列开关电路6、列解码器7、控制器8和高电压源9。
存储器阵列2包含多个如图1所示的非易失存储器单元11。实际上，多个非易失存储器单元11被排列成矩阵。例如，存储器单元的512个片段，即64字节横向排列，并且在均按一个字节分隔的井区中形成存储器单元11。
存储器单元11由双晶体管单元组成，双晶体管单元包含负责存储的存储器MOS晶体管Qm，和选择有关存储器MOS晶体管并且取出信息的选择MOS晶体管Qs。存储器MOS晶体管Qm的漏极连接到如图所示的源极线路SL，而存储器MOS晶体管Qs的源极连接到如图所示的数据线DL。存储器MOS晶体管Qm的控制栅极连接到如图所示的高电压字线HWL，而存储器MOS晶体管Qs的栅极连接到如图所示的字线WL。晶体管Qm、Qs的井区(后栅极)以井为单位连接到井电压线路BGL。
存储器MOS晶体管Qm采用例如MONOS结构。例如图2所示，存储器MOS晶体管Qm由n-型源极23、n-型漏极24、栅极氧化物薄膜25、周围被隔离的氮化硅薄膜26、顶部氧化物薄膜28和控制栅极27组成，其中控制栅极27覆盖p-型半导体基底20上被n-型绝缘区(NiSO)21围绕的p-型井区22。
存储器MOS晶体管Qm的热平衡状态(初始状态)中的初始阈值电压被定义成0伏；如图3所示，阈值电压(Vth)低于该电压(例如大约为-2伏)的状态被定义成擦除状态，而阈值电压高于该电压(例如大约2伏)的状态被定义成写状态。
为了达到擦除状态，如图4(A)的擦除处理所示，需要通过高电压字线HWL向控制栅极27施加诸如-10V的高电压(-Vpp)，并且通过井电压线路BGL向井区22施加诸如3V的供电电压(Vcc)，以便在氮化物薄膜26中贮存空穴。这里假定为字线WL、源极线路SL和数据线DL提供供电电压(Vcc)。擦除处理的最小单元被规定成井区单元。为了将共享高电压字线HWL的非易失存储器单元的存储器单元设置成非选择擦除状态，如图4(B)所示，需要通过井电压线路BGL向存储器单元的井区22施加高电压(-Vpp)。
为了达到写状态，如图4(C)的写处理所示，需要通过高电压字线HWL向控制栅极27施加诸如3V的供电电压(Vcc)，通过井电压线路BGL向井区22施加诸如-10V的高电压(-Vpp)，并且向源极线路SL和数据线DL施加高电压(-VPP)，以便在氮化物薄膜26中捕捉电子。这里假定字线WL处于供电电压(Vcc)上。写处理对应于具有逻辑数值＂0＂的数据存储，并且存储具有逻辑数值＂1＂的数据的存储器单元只需保持擦除状态。因此，为了将存储器单元设置成非选择写入状态，如图4(D)所示，需要使源极线路SL进入浮动状态并且向数据线DL施加供电电压(Vcc)。
在针对通过擦写处理执行信息存储(重写)的非易失存储器单元进行读取操作时，如图4(E)所示，所有井区22均通过井电压线路BGL连接到供电电压Vcc，并且所有高电压字线HWL均连接到电路的接地电压(0V)。在数据线DL被预充电之后，字线WL被设置成供电电压Vcc，从而通过选择MOS晶体管Qs选择存储器单元11。如果选择的存储器单元的存储器MOS晶体管Qm处于擦除状态，则电流从数据线DL流动到源极线路SL，因此根据这个电流在数据线DL上产生电压或电流变化判断存储信息具有逻辑数值＂1＂。如果选择的存储器单元的存储器MOS晶体管Qm处于写状态，则任何电流均未从数据线DL流动到源极线路SL，因此根据数据线DL上未产生电压或电流变化判断存储信息具有逻辑数值＂0＂。
图1的控制器8从外部接收访问控制信号(或访问控制数据)37，向相关单元提供控制信号30-35，控制信号30-35控制擦写处理的信息存储操作和存储信息的读取操作。行解码器4解码行地址信号Ax以形成字线WL和高电压字线HWL的选择信号，其中控制信号32控制字线选择时序和高电压字线选择时序。列解码器7解码列地址信号Ay以形成列开关电路6的选择信号和井控制电路3的井选择信号。控制信号30控制选择时序。井控制电路3进行驱动以控制井电压线路BGL，控制信号31控制驱动模式，并且当根据列解码器7的输出执行驱动以控制井电压线路BGL时，控制信号31控制井电压线路BGL的选择。列锁存电路5拥有为各个数据线分配的数据锁存器，并且在信息存储操作中，在列开关电路6选择的数据锁存器中保持从外部输入的写数据。在读取操作中，列开关电路6选择列锁存电路5锁存的与一个字线WL对应的读取数据，并且向外部输出该数据。控制信号33控制时序和驱动模式，该时序和驱动模式根据列锁存电路5锁存的写数据驱动源极线路和数据线。
高电压源9包含升压时钟发生器40，执行与时钟同步的电荷泵浦的升压器41，和将供电电压Vcc提升到诸如-Vpp的高电压的电压箝位电路42。高电压源9在各个擦除间隔和写间隔内通过升压操作和提升电压箝位操作提供高电压-Vpp。通过控制信号34和35控制升压操作时序等等。
控制器8对擦写处理的基本控制是为了实现图4中描述的操作。另外，控制器8执行选择控制和升压操作控制，其中选择控制用于选择信息存储操作期间施加的提升电压的施加间隔，升压操作控制用于调整从升压器启动直到开始箝位期间施加的电压的升压速度。现在详细描述控制功能。
现在开始描述升压操作控制。对于擦除处理，如图4所描述的，只需通过高电压字线HWL向要擦除的存储器单元11的控制栅极施加诸如-10伏的高电压(-Vpp)，然而用于擦除处理的高电压(-Vpp)将通过井电压线路BGL被提供给不被擦除并且共享高电压字线HWL的存储器单元的井区。由于控制栅极27和井区22的电容明显不同，在假定并行写入的字节数量不同的情况下，需要事先完成并行擦除的存储器单元的数量也不同；因此提供高电压的升压器41的驱动负载将发生改变。例如图5所示，当信息存储操作中并行数据的字节数量较小时，施加高电压的井区相应变大；因此，驱动负载变大，这需要更多的时间进行升压操作以达到高电压(-Vpp)。这种驱动负载的变化导致升压速度的变化，并且产生被提供给存储器单元的电压应力的差异；结果在一部分存储器单元中累积了显著的电应力，并且可重写频率预期会变得没有意义。此外，如果在擦除处理中擦除时间被控制成固定的Te，在升压速度出现发散的情况下，升压之后高电压(-Vpp)的施加间隔也出现发散，从而导致数据保持特性出现发散的问题。如图6所示，其原因在于，当擦写处理中施加高电压的时间较长并且高电压的水平较高时，非易失存储器单元的阈值电压Vth的绝对数值变大。因此，高电压源9需要执行升压操作控制，所述升压操作控制根据驱动负载的量级改变用于升压器41中升压操作的同步时钟信号Φc的频率。
图7图解了负责升压控制操作的主要部分的升压时钟发生器40的细节。升压时钟发生器40包含振荡器44、分频器45、选择器46和计数器47。分频器45产生时钟信号，其中振荡器44的振荡信号被顺序分成1/2频率。选择器46选择一个分频信号并且输出该分频信号以作为同步时钟信号Φc。计数器47产生选择器46的选择信号。计数器47对信息存储操作写入的数据的字节数量进行计数。也就是说，当列锁存电路5以字节为单位顺序锁存写数据时，计数器47对传送数据的字节数量进行计数以便跟踪控制信号35的变化。这里，控制信号35是与列锁存电路5的锁存操作同步的定时信号。通过对控制信号35进行计数，计数器47得到写数据的字节数量。尽管没有具体图解，然而计数器47被配置成具有串联的全加法器，并且在指定位置产生多个加法器的输出或通过这些输出的逻辑操作获得的信号，以作为选择器46的选择信号。例如，当计数数值较小时，计数器47将选择较高频率的分频信号作为同步时钟信号Φc。可为这个计数器47预先设置初值，并且可以将该数值作为起始点以形成同步时钟信号Φc的选择信号。概括地说，被控制成常数的升压速度变成可以从低速、标准速度和高速中选择。例如，信号56指定的第一预定值充当标准数值，而标准速度将升压速度控制成固定速度；在信号56设置小于第一预定值的第二预定值时，高速将升压速度控制成固定速度；而在信号56设置大于第二预定值的第三预定值时，低速将升压速度控制成固定速度。
下面描述控制器8的选择控制。在图1的例子中，普通重写时钟发生器51和快速重写时钟发生器52均包含作为必要部件的环形振荡器，并且使其反馈环路的门级数可选，使输出的时钟信号Φn、Φf的频率可选。选择器53选择时钟信号Φn或Φf并且向定时控制器54提供结果。根据设置电路50中包含的寄存器59的数值确定具有上述频率的选择信号58、57，针对选择器53的选择信号55，和针对计数器47的预定数据56。例如，当在寄存器59中设置指定普通重写模式的数据时，选择器53选择时钟信号Φn，从而将EEPROM1设置到普通操作模式。另一方面，当在寄存器59中设置指定快速重写模式的数据时，选择器53选择时钟信号Φf，从而将EEPROM1设置到快速操作模式。
定时控制器54输入选择器53选择的时钟信号Φn或Φf，对输入的时钟信号进行分频，并且通过逻辑电路根据多个分频时钟信号产生控制信号30-35。
图8图解了普通模式和快速模式下重写操作(信息存储操作)的时序。普通模式中的定时信号Φn1、Φn2、Φn3充当定时控制器54的内部时钟信号，其中通过对时钟信号Φn进行分频并传递通过适当的逻辑电路来产生定时信号Φn1、Φn2、Φn3。根据这些内部时钟信号产生针对升压器41的控制信号34。例如，控制信号34被定义成时钟信号Φn1和Φn2的负逻辑累加和(或非门逻辑)信号与时钟信号Φn2和Φn3的逻辑乘积(与门逻辑)信号的逻辑累加和(或门逻辑)信号。控制信号34通过高电平允许升压器41进入升压操作，并且通过低电平使得升压器41暂停升压操作。因此，Te被定义成擦除处理的高电压施加间隔(擦除电压施加间隔)，Tw被定义成写处理的高电压施加间隔(写入电压施加间隔)。于是，擦除电压施加间隔Te是从升压器41启动升压直到首先到达指定高电压(-Vpp)的升压操作间隔Tef和提升电压的箝位操作间隔的总和。写入电压施加间隔Tw是从升压器41启动升压直到首先到达指定高电压(-Vpp)的升压操作间隔Twf和提升电压的箝位操作间隔的总和。电压箝位电路42的箝位操作将通过输入提升电压对升压器41的操作进行反馈控制，对此没有特别限制。使用电荷泵浦的升压器41和执行提升电压反馈控制的电压箝位电路42是众所周知的，因此省略其详细描述。
当在快速模式中选择时钟信号Φf时，上述信号Φn1、Φn2、Φn3被图解成定时信号Φf1、Φf2、Φf3，并且其生成逻辑和针对升压器41的控制信号34的生成逻辑与上述全部相同。因此，当时钟信号Φf的频率变高时，控制信号34的周期变短；因此使擦除电压施加间隔Tes短于时间Te，并且使写入电压施加间隔Tws短于时间Tw。
在以快速重写非易失存储器为优先的使用模式，或以频繁重写非易失存储器和电源切断期间的数据保持为优先的使用模式下，只需选择快速模式。在以数据保持特性为优先的使用模式下，只需选择普通模式。因此，EEPROM1利于满足以快速重写为优先的使用模式和以数据保持特性为优先的使用模式。
图9图解了设置电路50中包含的寄存器59的细节。寄存器59由模式寄存器59A，针对普通重写时钟发生器51的频率微调寄存器59B，和针对快速重写时钟发生器52的频率微调寄存器59C组成。模式寄存器59A保持选择器53的选择数据，即普通模式和快速模式的选择信息。频率微调寄存器59B保持用于指定普通重写时钟发生器51中包含的环形振荡器的反馈环路内的门级数的数据，即时钟信号Φn的频率选择数据。频率微调寄存器59C保持用于指定快速重写时钟发生器52中包含的环形振荡器的反馈环路内的门级数的数据，即时钟信号Φf的频率选择数据。如图9所示，使CPU 63通过数据总线62对寄存器59A、59B和59C执行数据设置。
图10图解了控制器8的另一个例子。这个例子为了简化构造省略了图9中的频率微调寄存器59B和59C。
图11图解了控制器8的另一个例子。这个例子向快速重写时钟发生器52增加了另一个快速重写时钟发生器52A，因此使选择器53可选择快速重写时钟发生器52A输出的时钟信号Φff。时钟信号Φff仍然具有高于时钟信号Φf的频率。通过这个例子可以发现，时钟发生器的数量可以大于4个。尽管没有具体图解，然而自然允许提供频率微调寄存器59B和59C。
图12图解了控制器8的另一个例子。这个例子为快速重写时钟发生器52单独提供擦除时钟发生器52E和写入时钟发生器52W；擦除时钟发生器52E产生用于擦除操作的时钟信号Φfe，而写入时钟发生器52W产生用于写操作的时钟信号Φfw。为了切换时钟信号Φfe和时钟信号Φfw，需要使用图8所示的时钟信号Φf2的上升沿变化，并且需要从定时控制器54向快速重写时钟发生器52提供与时钟信号Φf2同步的新定时信号54S。在这种情况下，针对各个时钟发生器52E和52W的频率微调控制信息可以被独立成57E和57W。尽管没有图解，可以使针对各个时钟发生器52E和52W的频率微调控制信息对二者是公共的。
图13图解了图12的电路的快速模式重写操作(信息存储操作)的时序。通过对擦除处理中的时钟信号Φfe进行分频，以及对写处理中的时钟信号Φfw进行分频，产生快速模式的定时信号Φf1、Φf2、Φf3。这些时钟信号充当定时控制器54的内部时钟信号，其中通过穿过适当逻辑电路来产生这些时钟信号。根据这些内部时钟信号产生针对升压器41的控制信号34。例如，控制信号34被定义成时钟信号Φf1和Φf2的负逻辑累加和(或非门逻辑)信号与时钟信号Φf2和Φf3的逻辑乘积(与门逻辑)信号的逻辑累加和(或门逻辑)信号。控制信号34通过高电平允许升压器41进入升压操作，并且通过低电平使得升压器41暂停升压操作。由于可以分别在擦除处理和写处理中设置时钟信号Φfe和Φfw的频率，因此可以分别设置快速模式的擦除间隔和写间隔。
图14图解了EEPROM1的另一个例子。与图1中的EEPROM相反，这个例子使得箝位电压可选，并且根据访问地址通过选择器53执行时钟选择，这不同于前者。
为了使箝位电压可选，为设置电路50的寄存器59提供用于箝位电压设置数据的保持区。根据箝位电压设置数据为电压箝位电路42提供箝位电压控制信号70。尽管没有图解，然而电压箝位电路42被配置成指定箝位电压的电路，以便通过电阻器分割升压器41的提升电压，将分割电压与基准电压相比较，在比较结果为超过基准电压时暂停升压操作，并且在比较结果为低于基准电压时恢复操作。这里，使箝位电压控制信号70充当基准电压的选择信号；当提升电压的绝对数值增加时，增加基准电压，并且当绝对数值降低时，降低基准电压。为了扩充选择范围，需要增加箝位电压控制信号70的位数。当增加箝位电压时，可以得到与此匹配的数据保持特性，即使擦写处理时间被缩短也是如此。然而当箝位电压必须被改变到使这种差很明显的程度时，需要为电路器件提供因此所需的承受电压。这里，足够使箝位电压仅在快速模式中可选。
为了根据访问地址完成时钟选择，EEPROM具有在存储器阵列2中设置的普通区域2N和快速区域2F，并且向行解码器4加载鉴别其差的解码逻辑。当访问普通区域2N时，行解码器4通过控制信号71使选择器53选择普通重写时钟发生器51输出的时钟信号Φn。当访问快速区域2F时，行解码器4通过控制信号71使选择器53选择快速重写时钟发生器52输出的时钟信号Φf。因此，可以针对存储器阵列2的指定快速区域2F执行快速重写。
图15图解了当箝位电压水平可选时用于擦写处理的各种高电压波形。在该图中，Vew表示电压(-Vpp)到供电电压Vcc的标准升压范围。如图15(d)所示，对于擦写处理，采用图14图解的构造能够将提升电压扩充+α以达到图15(a)的标准。如图15(b)、15(c)所示，如果仅在写处理或擦除处理中扩充升压水平，需要针对写处理和擦除处理分别将箝位电压设置数据存储到寄存器59中，以便根据各个箝位电压设置数据产生用于写处理和擦除处理的控制信号70，并且选择其中的任意一个并提供到电压箝位电路42。如图12所示，对其进行选择需要使用控制信号54S。因此，可以分别控制擦写处理的各个箝位水平。
图16图解了对用于IC卡的微型计算机(IC卡微型计算机)80应用EEPROM1的系统配置。IC卡微型计算机80包含在单晶硅等等组成的一个半导体基底上形成的EEPROM1、CPU81、ROM82、RAM83、I/O端口84以作为输入/输出电路和时钟发生器85。在该图中，ABUS表示地址总线，而DBUS表示数据总线。IC卡微型计算机80也拥有电源端子Vcc、接地端子Vss、时钟端子CLK、复位端子RES和输入/输出端子I/O-1、I/O-2以作为外部端子，对此没有具体限制。
CPU81获取指令并执行所获取的指令。ROM82或EEPROM1存储CPU81获取的指令，并且还通过I/O端口84从外部接受指令。RAM83充当CPU81中的工作区或临时数据存储区。I/O端口84针对IC卡微型计算机80的外部发送/接收数据和命令等等。时钟发生器85为诸如CPU81和EEPROM1的内部电路产生操作基准时钟信号Φsys。对于EEPROM1，操作基准时钟信号Φsys被用作普通重写时钟发生器51、快速重写时钟发生器52和升压时钟发生器40等等中的振荡器的基准时钟信号。
图17图解了引入IC卡微型计算机80的IC卡90的平面外形。IC卡微型计算机80被装配在接线板91上并且密封有树脂等等，其中外部连接端子92暴露在接线板91上。IC卡微型计算机80的诸如输入/输出端子I/O-1、I/O-2等等的外部端子连接到接线板91上的外部连接端子92。
IC卡90被应用于需要存储诸如现金信息和私人信息等等的安全信息的ID卡、信用卡、银行存款卡等等，并且以非易失方式保持信息。并且假定存在这样一种情况，其中在IC卡微型计算机80中使用通过诸如Java(注册商标)等等的编程语言编写的应用程序(虚拟机程序)。如图18所示，在执行虚拟机程序时需要经常重写多个变量，其中IC卡难以引入较大容量的RAM83。由于其处理安全信息，如果断开电源等等原因导致丢失临时数据，则必须请求主机重传信息，这会导致安全问题。对于这种情况，与SRAM相比，片内EEPROM1具有构成存储器单元的较少晶体管，并且在瞬时断开电源的情况下保持数据，尽管其依赖所处的条件，这是EEPROM固有的明显特征。之外，与普通模式相比，EEPROM1拥有诸如上述快速模式、加速擦除和写处理的操作模式。在执行虚拟机程序时，IC卡90使用EEPROM1而不是RAM83写入和读取变量。应当在快速重写模式中执行针对EEPROM1的数据重写。当把重写时间指定成4毫秒以便设定10年的普通模式数据保持特性保证期时，如果重写时间被缩短到一半或四分之一，则能够确保合理的数据保持特性保证期，并且实现经常将EEPROM1用作临时区域的重写处理的加速。在不需要达到高速的重写处理中，选择普通模式会确保令人满意的数据保持特性。图19以时间轴的顺序方式图解了需要快速重写变量的虚拟机程序(指令-1至指令-3)的处理和不需要这种快速重写的指令-4的处理。在快速模式(EEP-f)中执行指令-1至指令-3对EEPROM1的重写处理，在普通模式(EEP-n)中执行指令-4对EEPROM1的重写处理。通过IC卡90上装配的、设置寄存器59的数值的CPU81可以完成涉及EEPROM1的擦写处理的操作模式切换。例如，通过根据程序描述执行虚拟机程序的CPU81可以实现这个处理。这种虚拟机程序被存储在EEPROM1或ROM82中。根据通过I/O端口84从主机提供给IC卡90的命令或控制数据可以完成这种操作模式切换。CPU81的处理可以被用来介入这个处理，并且主机可以被用来直接操作寄存器59。
如图20所示，在这种主要执行诸如虚拟机程序的应用程序的IC卡90中，最好单独从EEPROM1而不是图16中的RAM83提供EEPROM85，EEPROM85被用来完成数据的快速重写。在这种情况下，始终在快速重写模式进行针对EEPROM85的数据存储，并且使针对EEPROM1的数据存储在快速重写模式或普通重写模式中可选。因此，可以确保需要安全数据保持的数据存储，即使在重复向临时区域存储数据导致向存储器单元累积电应力的情况下也是如此。在这种情况下，可以将EEPROM1和EEPROM85配置在不同的存储器主体中，或者它们可以被配置在按照地址分割使用的一个存储器主体中。
前面根据实施例具体描述了本发明，然而本发明不限于上述实施例，应当理解，在不偏离本发明的宗旨的前提下可以有各种改变和修改。
例如，非易失存储器单元的结构不局限于上述结构，而是可以采用允许取消存储器MOS晶体管的源极和选择MOS晶体管的漏极的存储器结构，或将浮动栅极用作导体以替换氮化硅薄膜的结构，等等。此外，在擦写处理中施加高电压的方法不局限于上述描述，而是可以采用利用热电子的源极侧注入方法。可以使擦除处理和写处理中任意一个的间隔可变。不仅在擦除处理中，而且在写处理中，或擦除处理和写处理中可以进行使升压速度固定的控制。在根据图8的上述描述中，擦除处理和写处理的时间或高电压施加间隔被定义成从启动升压操作直到箝位后暂停升压操作的间隔，然而箝位操作间隔可以被定义成从首先到达指定提升电压的时间直到暂停升压操作的间隔，并且可以根据上述箝位操作间隔控制擦除处理和写处理的间隔。
此外，对于被存储在存储器单元中的数据，不必限制成每个存储器单元存储1位信息(二进制数据)，可以使一个存储器单元存储大于2位的信息(多值数据)。
在存储器单元具有氮化硅薄膜的情况下，通过在氮化硅薄膜上的多个局部区域中均贮存电子，可以存储大于2位的信息，或者在存储器单元具有浮动栅极的情况下，通过根据被存储在浮动栅极的电子的数量形成多个阈值电压分布，也可以存储大于2位的信息。由于在一个存储器单元中存储大于2位的信息需要较长的写入时间，在快速重写模式中写入的临时数据被写成二进制数据，并且需要安全数据保持的数据被写成多值数据；从而可以实现较大容量的数据存储。以IC卡微型计算机为代表的数据处理设备当然能够执行使用除了Java(注册商标)之外的编程语言开发的应用程序。
本发明可以广泛应用于除了IC卡微型计算机之外的微型计算机，各种诸如数据处理器的逻辑LSI，和其它数据处理设备等等。本发明当然也可以被应用于单元EEPROM芯片，以便具有其它存储模式的半导体存储器。
这里公开的本发明表现出各种效果，其典型效果如下所述。
由于选择信息存储操作等等期间施加的提升电压的施加间隔的选择控制，可以容易地满足以快速重写非易失存储器为优先的使用模式和以数据保持特性为优先的使用模式。另一方面，可以容易地满足以频繁重写非易失存储器和电源切断期间的数据保持为优先的使用模式，和以数据保持特性为优先的使用模式。
在擦写处理中提供给非易失存储器单元的电压的升压速度的差导致在施加高电压时提供给存储器单元的电应力的差。由于电应力影响非易失存储器单元的可重写频率，其中的差产生长期特性退化的发散。通过根据升压负载的量级将擦写处理中提供给非易失存储器单元的电压的升压速度控制成固定速度，可以抑制这种发散的产生。
权利要求
1.一种非易失存储器，包括非易失存储器单元、控制器和电压产生电路，其中电压产生电路执行电压提升和提升电压的箝位；非易失存储器单元能够通过从电压产生电路输出并向其施加的电压执行信息存储操作，所述信息存储操作对数据执行擦写处理；并且控制器能够选择需要第一时间进行信息存储操作的第一信息存储操作，和需要短于第一时间的第二时间进行信息存储操作的第二信息存储操作。
2.如权利要求1所述的非易失存储器，其中在第一信息存储操作中用于擦除处理的时间和第二信息存储操作中用于擦除处理的时间不同。
3.如权利要求1所述的非易失存储器，其中在第一信息存储操作中用于写处理的时间和第二信息存储操作中用于写处理的时间不同。
4.如权利要求2所述的非易失存储器，其中用于擦除处理的时间是用于获得提升电压的升压操作时间和用于保持提升电压的箝位操作时间的总和。
5.如权利要求3所述的非易失存储器，其中用于写处理的时间是用于获得提升电压的升压操作时间和用于保持提升电压的箝位操作时间的总和。
6.如权利要求2所述的非易失存储器，其中用于擦除处理的时间是用于保持提升电压的箝位操作时间。
7.如权利要求3所述的非易失存储器，其中用于写处理的时间是用于保持提升电压的箝位操作时间。
8.如权利要求1所述的非易失存储器，还包括指定选择第一信息存储操作或第二信息存储操作的寄存器。
9.如权利要求2所述的非易失存储器，其中，在第一信息存储操作和第二信息存储操作中，无论并行擦除的非易失存储器单元的数量如何，控制器均进行控制以调整擦除处理中施加的提升电压的升压速度。
10.如权利要求3所述的非易失存储器，其中，在第一信息存储操作和第二信息存储操作中，无论并行写入的非易失存储器单元的数量如何，控制器均进行控制以调整写处理中施加的提升电压的升压速度。
11.如权利要求1所述的非易失存储器，其中非易失存储器单元在沟道和控制栅极之间拥有隔离电荷捕捉区，以及根据电荷捕捉区中捕捉的电子或空穴的数量存储不同信息的MONOS结构。
12.如权利要求书8所述的非易失存储器，其中信息存储操作的最小单元被定义成共享井区的多个非易失存储器单元。
13.如权利要求1所述的非易失存储器，其中控制器能够选择提升电压的箝位水平。
14.一种IC卡，包括非易失存储器、控制器和电压产生电路，其中电压产生电路执行电压提升和提升电压的箝位，其中非易失存储器具有非易失存储器单元，其中非易失存储器单元能够通过从电压产生电路输出并向其施加的电压完成信息存储操作，所述信息存储操作对数据执行擦写处理，并且其中控制器执行选择控制和升压操作控制，选择控制用于选择信息存储操作期间施加的提升电压的施加间隔，升压操作控制用于调整从启动电压提升直到开始提升电压的箝位期间施加的电压的升压速度。
15.如权利要求14所述的IC卡，其中提升电压的施加间隔是提供给非易失存储器单元的电压的升压间隔和提升电压的箝位间隔的总和，并且升压操作控制调整升压速度的目标是升压间隔。
16.如权利要求14所述的IC卡，其中提升电压的施加间隔是提升电压的箝位操作间隔，并且升压操作控制调整升压速度的目标是升压操作间隔。
17.如权利要求15所述的IC卡，还包括寄存器，其中控制器从寄存器获得信息，该信息用于指定选择控制所选择的施加间隔。
18.如权利要求17所述的IC卡，还包括中央处理单元和外部接口电路，其中中央处理单元在寄存器中设置信息，该信息用于指定选择控制所选择的施加间隔。
19.如权利要求17所述的IC卡，其中外部接口电路从外部输入中央处理单元将在寄存器中设置的信息。
20.如权利要求17所述的IC卡，其中控制器包含产生具有不同频率的多个时钟信号的时钟发生器，选择时钟发生器产生的时钟信号的时钟选择器，和输入时钟选择器选择的时钟信号并且产生用于定义提升电压施加间隔的定时信号的定时控制器，其中定时控制器根据输入的时钟信号的频率产生具有不同周期的定时信号，时钟选择器根据寄存器中设置的数值选择时钟信号。
21.如权利要求20所述的IC卡，其中定时控制器拥有多位的二进制计数器，该二进制计数器向后级发送从时钟选择器输出的时钟信号。
22.如权利要求15所述的IC卡，其中控制器根据作为并行信息存储操作目标的非易失存储器单元的数量，产生用于确定被升压操作控制所控制的升压速度的升压速度控制数据。
23.如权利要求22所述的IC卡，其中产生提升电压的升压器拥有执行与时钟信号同步的升压操作的电荷泵电路，而升压速度控制数据根据作为并行信息存储操作目标的非易失存储器单元的数量控制电荷泵电路，使得在驱动负载加重时时钟信号频率相应升高。
24.如权利要求14所述的IC卡，其中控制器能够选择提升电压的箝位水平。
25.一种数据处理设备，包括中央处理单元和非易失存储器，其中中央处理单元对非易失存储器执行信息存储控制，其中信息存储控制是执行非易失存储器中存储的数据的擦除和写入，其中在信息存储控制的第一信息存储控制中，执行信息存储控制，这需要第一时间以擦除非易失存储器中存储的数据，其中在信息存储控制的第二信息存储控制中，执行信息存储控制，这需要短于第一时间的第二时间以擦除非易失存储器中存储的数据，并且其中使第一信息存储控制和第二信息存储控制中的任意一个均是可选的。
26.如权利要求25所述的数据处理设备，其中在第一信息存储控制中，被存储在非易失存储器的数据的写入需要第三时间，而在第二信息存储控制中，被存储在非易失存储器的数据的写入需要短于第三时间的第四时间。
27.如权利要求书26所述的数据处理设备，包括存储被中央处理单元执行的程序的存储器区域，其中程序在存储数据于非易失存储器时控制步骤，该步骤选择通过第一信息存储控制存储数据，或者通过第二信息存储控制存储数据。
28.如权利要求书27所述的数据处理设备，包括寄存器，该寄存器指定选择第一信息存储控制和第二信息存储控制中的任意一个，其中所述步骤设置指示寄存器选择第一信息存储控制和第二信息存储控制中的任意一个的信息。
29.如权利要求28所述的数据处理设备，其中寄存器包含允许设置第二时间和第四时间中的至少一个的区域。
30.如权利要求书27所述的数据处理设备，其中存储器区域是非易失存储器的一部分。
31.如权利要求书26所述的数据处理设备，其中中央处理单元从数据处理设备外部接收用于选择执行第一信息存储控制或执行第二信息存储控制的控制信息。
全文摘要
本发明利于满足以频繁重写非易失存储器和电源切断期间的数据保持为优先的使用模式，和以数据保持特性为优先的使用模式。控制器通过提升提供给非易失存储器单元的电压并箝位提升电压的擦写处理对非易失存储器单元进行信息存储操作，并且执行选择控制以选择信息存储操作等等期间施加的提升电压的施加间隔。这个选择控制允许使用非易失存储器单元作为临时重写区域，并且利于满足在切断电源期间以数据保持为优先的使用模式，和以数据保持特性为优先的使用模式。
文档编号G11C16/06GK1441439SQ0310672
公开日2003年9月10日 申请日期2003年2月27日 优先权日2002年2月28日
发明者松田有希, 大谷憲也, 加藤実, 今健夫 申请人:株式会社日立制作所, 日立超大规模集成电路系统株式会社