专利名称：使用双镶嵌工艺生产半导体器件的方法
技术领域：
本发明涉及一种半导体器件的生产方法。更具体的涉及一种生产具有多层互连结构的半导体器件的方法，其可提高电迁徙强度，并可控制通路电阻的增大，从而防止互连发生断裂。
随着半导体器件的集成度、微型结构和性能的提高，除了使用传统的铝(AL)和钨(W)的通孔插塞以外，最好使用具有较小电阻的材料。其中所使用的一种典型的材料是铜(Cu)，其可被关注的一点是可增强互连的电迁徙强度。
然而，由于无法对铜进行蚀刻，从而无法通过蚀刻工艺形成铜的互连。为了解决这个问题，提出了一种镶嵌工艺，该工艺是用诸如铜等互连材料填充事先形成的孔或槽，并通过化学机械抛光(CMP)去除互连材料的多余部分，从而形成通孔插塞和互连。
通过使用镶嵌工艺，可不用直接蚀刻诸如铜等的难-蚀刻材料而形成互连。
单镶嵌工艺是一种基本的镶嵌工艺。下面将参考
图1对生产半导体器件的单镶嵌工艺进行描述。
首先，在导体1上形成最初的内层膜7(参见图1a)。此后，用原始光敏有机膜4覆盖最初内层膜7的表面，然后对其进行曝光和清洗过程；由此在光敏膜4上形成孔108。
接着，如图1b中所示，使用最初光敏有机膜4作为掩膜，通过蚀刻工艺在最初内层膜7上形成到达导体1的通孔105。然后去除光敏有机膜4。
随后，用互连材料填充形成在内层膜7之上的通孔105。然后使用CMP过程去除互连材料的多余部分；由此形成图1c中所示的通孔插塞106。接着，如图1d中所示，在通孔插塞106和最初内层膜7的顶部形成第二内层膜8。用第二光敏有机膜6覆盖第二内层膜8的表面；然后对其进行曝光和清洗过程，从而在第二光敏有机膜6上形成槽103。
此后，如图1e所示，使用第二光敏有机膜6作为掩膜，通过蚀刻工艺形成到达通孔插塞106表面的互连槽104，然后去除掩膜。
最后，用互连材料填充互连槽104，然后使用CMP形成互连107，如图1f所示。在此情况下，对通孔插塞和互连可使用难-蚀刻的材料。然而，由于单独形成通孔插塞106和互连107，在其间可形成界面201。这样会产生一个问题，即其可导致通孔插塞和互连之间的电阻的增大，并降低电迁徙强度。
为了解决此问题，已经提出一种同时形成通孔插塞和互连的双镶嵌工艺。下面将参考图2a到2f描述用于生产半导体器件的传统的双镶嵌工艺。首先，如图2a中所示，在导体1的顶部形成最初的内层膜7(即SiO2膜)。然后在所形成的表面上形成槽-蚀刻-阻挡膜9(即Si3N4膜)。然后用原始光敏有机膜4覆盖上述形成的槽-蚀刻-阻挡膜9，然后对其进行曝光和清洗过程；由此在原始光敏有机膜4上形成孔108。
接着如图2b中所示，通过使用光敏有机膜4作为掩膜，对阻挡膜9和最初内层膜7选择蚀刻到某一深度，形成孔109。然后去除光敏有机膜4。此后，如图2c中所示，在阻挡膜9和孔109中形成第二内层膜8(即SiO2膜)。
此后，如图2d中所示，用第二光敏有机膜6覆盖第二内层膜8，然后对其进行曝光和清洗过程；由此在第二光敏有机膜6上形成槽103。接着，如图2e中所示，使用第二光敏有机膜6作为掩膜，通过蚀刻工艺形成互连槽104。然后使用槽-蚀刻-阻挡膜9作为掩膜，通过蚀刻工艺形成通孔105。
最后，如图2f所示，用互连材料填充通孔105和互连槽104；然后对其进行CMP过程，从而形成通孔插塞106和互连107。
此方法的特征在于一种高蚀刻选择性(SiO2/Si3N4)，通过该方法可通过使用由氮化硅(Si3N4)构成的槽-蚀刻-阻挡膜9的蚀刻工艺在形成互连槽104和通孔105的同时精确的形成通孔105。
然而，由于在肩部区域很难保证蚀刻的选择性，形成通孔的孔径区202，从而形成一种锥形的肩-状。同时，在通孔105的纵横尺寸比较大的情况下，通过具有高蚀刻选择性(SiO2/Si3N4)的蚀刻过程很难形成精确洁净的通孔(105)。这会对通孔105的纵横尺寸比造成限制。
另外，在使用由氮化硅(Si3N4)构成的槽-蚀刻-阻挡膜9的情况下，由于氮化硅膜的介电常数比二氧化硅膜的大，这样其间的电容会很大。即，为了提高半导体器件的性能，槽-蚀刻-阻挡膜9是一个重要的因素。
为了解决此问题，提出了另外一种传统类型的双镶嵌工艺，其可用于生产图3中所示的半导体器件。在日本专利申请公开Hei8-335634和Hei 10-223755中对此技术进行了描述。
首先，如图3a中所示，在导体1上形成内层膜5。此后，用原始光敏有机膜4覆盖最初内层膜5，然后对其进行曝光和清洗过程；由此在最初光敏有机膜4上形成孔108。
接着，如图3b中所示，使用最初光敏有机膜4作为掩膜，通过选择蚀刻内层膜5形成到达导体1表面的通孔110。然后去除光敏有机膜4。
随后，如图3c中所示，用保护膜111填充通孔110，其中的保护膜由有机化合物构成，该化合物的蚀刻速率小于内层膜5的一半。然后用第二光敏有机膜6覆盖内层膜5；接着对其进行曝光和清洗过程，从而在第二光敏有机膜6上形成槽103。
此后，如图3d中所示，使用第二光敏有机膜6作为掩膜，通过蚀刻工艺形成互连槽104。然后，如图3e中所示，去除第二光敏有机膜6和保护膜111，以形成互连槽104并同样形成通孔105。
最后，如图3f所示，用互连材料填充通孔105和互连槽104，然后对其进行CMP过程，从而形成通孔插塞106和互连107。
在此方法中，由于如上所述的蚀刻过程无需高蚀刻选择性(SiO2/Si3N4)的进行，从而不会产生如2e中所示的锥形肩(202)。同时，由于蚀刻选择性(SiO2/Si3N4)，也不会对通孔的纵横尺寸比造成限制。
另外，由于不需要槽-蚀刻-阻挡膜9，从而也不需要氮化硅膜(即Si3N4膜)。因此，在互连之间不会产生电容的增大。
然而，根据传统的用于生产半导体器件的双镶嵌工艺，如图3a到3f中所示，使用由有机化合物构成的保护膜111，该有机化合物的蚀刻速率小于内层膜5的蚀刻速率，从而保证在互连槽104中保留部分保护膜111。此时，可发现在槽104中的保护膜111的侧壁上存在蚀刻残留物203，如图3d中所示。此蚀刻残留物203估计为薄的氧化膜或蚀刻的副产物。因此，无法去除掉此蚀刻残留物203，当选择去除保护膜111时，该蚀刻残留物会仍存留在槽104中，如图3d所示。由于此蚀刻残留物203为机械脆性，易于断裂，从而会降低互连电迁徙强度。
同样，根据传统的用于生产半导体器件的工艺，如图3a到3f所示，为了蚀刻氧化膜，需要进行高离子能量/等离子体蚀刻过程，从而可精确并洁净的形成具有高纵横尺寸比的孔(110)。此氧化膜蚀刻会在导体上形成损伤层，由此造成通路电阻的增大。
在日本专利申请公开Hei 10-261707、Hei-10-284600、Hei 10-27849和Hei 10-233452中揭示了用于形成多层互连的双镶嵌工艺。然而，对于使用空塞子形成互连的双镶嵌工艺中，针对图3a-3f中的保护膜111，其无法对如何提高互连电迁徙强度作出技术解释。
相应的，本发明的一个目的在于改善上述传统技术中的弱点，提供一种半导体器件和一种半导体器件生产方法，其可提高互连电迁徙强度；控制通路电阻的增大；并在通过使用双镶嵌工艺形成多层半导体器件时可防止互连断裂。
根据本发明的一个方面，所提供的生产半导体器件的方法包含生产空塞子(102，302)和互连绝缘膜(5，15)，其中内层绝缘膜(5，15)由与空塞子(102，302)不同的材料构成，从而至少覆盖导电膜(1)上的空塞子(102，302)的侧壁；在内层绝缘膜(5，15)的顶部形成掩膜层(6)，其中掩膜层具有一个开孔(103)，其宽度大于空塞子(102，302)的宽度；并在绝缘膜(5，15)中形成互连槽(104)，从而通过使用掩膜层作为掩膜，蚀刻掉部分内层绝缘膜(5，15)，露出互连槽(104)底部上的空塞子(102，302)的顶面，其中空塞子(102，302)的顶面或者与互连槽(104)的底部位于同一层或者比其低。在图4a到图4f中示出了生产半导体器件的方法的一个实例。
因此，根据本发明，由于当形成互连槽(104)时在其中不存在空塞子，从而不会形成蚀刻残留物。因此，互连电迁徙强度不会降低。
通过下面结合相应附图的详细描述会对本发明的上述的和其他的目的和优点有更清楚的了解，其中图1a到1f为传统的生产半导体器件的单镶嵌工艺的传统方法的截面示意图；图2a到2f为用于生产半导体器件的双镶嵌工艺的传统方法的截面示意图；图3a到3f为传统的生产半导体器件的双镶嵌工艺的方法的截面示意图；图4a到4f为图5中沿线AA’的截面示意图，示出了根据本发明的第一实施例的生产半导体器件的方法；图5示出根据本发明的图4a到4f中所示的半导体器件的俯视图；图6a到6f示出了沿图5中的线AA’的截面示意图，示出了根据本发明的第二实施例的用于生产半导体器件的方法的示意图；图7为根据本发明的第一实施例的生产半导体器件的方法的工艺的截面示意图。
下面将参考附图对本发明的几个实施例进行描述。
第一实施例下面将参考图4a到4f及图5对根据本发明第一实施例的半导体器件的生产方法进行描述。
图4a到4f描述了沿图5中的线AA’的截面示意图，其示出了生产半导体器件的工艺步骤；其中图5示出了根据本发明第一实施例的部分半导体器件100的俯视图。
首先，如图4a中所示，在导电层1(即互连)的顶部上沉积有氧化膜构成的阻挡膜2。然后在阻挡膜2的顶部沉积有SiON膜构成的空塞子膜3。此后，用最初光敏有机膜4覆盖空塞子膜3的顶面；然后对其进行曝光和清洗过程，由此形成插塞掩膜。
此后，如图4b中所示，使用插塞掩膜101选择蚀刻掉空塞子膜3，直到其深度到达阻挡膜2的顶面，从而可形成空塞子102。因此，由于此蚀刻工艺，导电层1的顶面不会发生变化。为了终止蚀刻过程，在蚀刻过程中需要检测蚀刻终止点。另外，在蚀刻中使用高蚀刻选择性材料(SiON/SiO2)。通过测量在阻挡膜2的始端发出的某一波长的光可检测到蚀刻终止点。
在已经形成空塞子102后，使用氧气等离子体去除插塞掩膜101。然后沉积诸如由SiO2膜构成的内层膜5，覆盖住空塞子102。然后对内层膜5的顶面进行CMP(化学机械抛光)过程，由此使其变的光滑。此后，如图4c中所示，用光敏有机膜6覆盖内层膜5的顶面；然后对其进行曝光和清洗过程，从而形成开孔103。
此后，如图4d中所示，借助开孔103选择蚀刻掉内层膜5，直到到达空塞子102的顶面为止，在此情况下，空塞子102的蚀刻速率大于内层膜5的蚀刻速率；由此形成互连槽104。其结果，在互连槽104中不在存在空塞子102，在互连槽104中不再产生蚀刻残留物。图4d示出了同样将空塞子102的上部区域蚀刻掉的情况，从而空塞子102的顶面位于互连槽104的底面的下部。然而，本发明并不限于此，由于当形成互连槽104时，只要空塞子102不延伸进互连槽104中即可，同样的，互连槽104的底部的高度可等于空塞子102的顶面的高度，如图7中所示。
当根据所发出的光波开始蚀刻空塞子102时，通过检测时间可精确的控制互连槽104的深度。在如图4e中所示，已经形成互连槽104之后，使用氧气等离子体去除光敏有机膜6。然后去除空塞子102和阻挡膜2。在此情况下，内层膜5和阻挡膜2都是由二氧化硅膜构成，而空塞子102由SiON膜构成；通过使用CFC气体(含氯氟烃气体)、卤气、或他们最佳混合物的各向异性等离子体蚀刻工艺，可选择的去除掉空塞子102。因此，在实际上不会蚀刻到任何的内层膜5和阻挡膜2的情况下对SiON膜(即空塞子)102进行选择的蚀刻。
另一方面，通过低离子能量/等离子体蚀刻过程可选择的去除阻挡膜2，主要使用对导电膜1不造成损害的CFC气体。
在已经去除空塞子102和正位于其下的阻挡膜2之后，如图4f所示，用互连材料(即铜)填充通孔105和互连槽104；然后对其进行CMP过程，从而可同时形成通孔插塞106和互连107。
需注意的是，在阻挡膜2是由氧化膜而空塞子是由SiON构成的情况下，通过例如使用CF4气体的遥控蚀刻系统进行各向异性等离子体蚀刻过程和低离子能量/等离子体蚀刻过程，从而选择蚀刻掉两种膜。另外，通过分别的蚀刻系统也可单独进行各向异性等离子体蚀刻过程和低离子能量/等离子体蚀刻过程。
同样需注意的是，当阻挡膜2是由SiO2、Si3N4、SiON或类似的材料构成的情况下，在下面的典型的条件下，可通过平行板反应离子蚀刻系统对上述的阻挡膜2进行选择蚀刻，而不会损坏导电层1，所述条件为压力＝5帕；RF功率＝500W；CF4的流速＝60sccm。
需注意的是，可用湿法蚀刻过程或低离子能量/等离子体蚀刻过程代替各向异性等离子体蚀刻过程以选择去除阻挡膜2。
同样需注意的是，可通过用氮化硅膜(Si3N4)、SiON膜(SixOyNz)、氧化物膜(SiO2)、SiOF膜(SixOyFz)、硅膜(Si)、无机氧化膜等或它们的混合物构成上述的空塞子2、内层膜5、和阻挡膜2。由于下面的原因，空塞子2不能由有机化合物构成如果空塞子由有机化合物构成，由于其蚀刻速率大于内层膜的蚀刻速率，因此很难选择蚀刻掉空塞子，并且当空塞子和光敏有机膜都是由类似的有机化合物构成的情况下，同样可维持光敏有机膜的蚀刻选择性。
第二实施例根据第一实施例，如果由于掩膜层6的校准度差造成开孔103错位，则互连107和通孔插塞106的接触面积就小。相应的，根据本发明的第二实施例的生产半导体器件的方法可解决此问题。
下面将参考图6a到6f对本发明的第二实施例进行详细描述。图6a到6f为沿图5中的AA’的截面示意图，其示出了用于生产半导体器件的工艺步骤。
首先，如图6a中所示，在导电层1(即互连或扩散层)的顶部上沉积由例如氧化膜(即SiO2)构成的阻挡膜2。接着在阻挡膜的顶部上沉积空塞子13，该膜由诸如厚度等于或大于要形成的互连槽104的所希望的深度和要形成的通孔105的深度的和。此后，用最初光敏有机膜4覆盖空塞子膜13的顶面；接着对其进行曝光和清洗过程，从而形成插塞掩膜。
此后，如图6b中所示，使用插塞掩膜101深层的选择蚀刻掉空塞子膜13，直到阻挡膜2的顶面，从而形成空塞子302。因此，通过等离子体蚀刻过程不会改变导电层1的表面，这是由于导电膜1还未直接暴露到等离子体。当其到达阻挡膜2的顶面时，为了确保终止蚀刻过程，在蚀刻过程中需要检测蚀刻结束点。另外，在蚀刻中使用高蚀刻选择性材料(SiON/SiO2)。用与第一实施例相同的方式，通过测量在阻挡膜2始端发出的某一波长的光对蚀刻结束点进行检测。在已经形成空塞子302之后，使用O2等离子体去除插塞掩膜101。
此后，沉积用于覆盖空塞子302的由SiO2膜构成的内层膜15。然后对所沉积的内层膜15进行CMP(化学机械抛光)过程，从而其表面可变的平滑，高度等于空塞子302的高度。如图6c中所示，用光敏有机膜6覆盖内层膜15和空塞子302的顶面；然后对其进行曝光和清洗过程，从而形成开孔103。
此后，如图6d中所示，在空塞子302的蚀刻速率大于内层膜15的蚀刻速率的条件下，通过开孔103将内层膜15和空塞子302选择蚀刻到内层膜15的一定的深度。其结果，可形成互连槽104。由于蚀刻过程从互连槽104完全的去除了空塞子302，在互连槽104中不会产生蚀刻残留物。
在已经形成互连槽104后，如图6e中所示，使用O2等离子体去除光敏有机膜6。然后去除空塞子302和阻挡膜2。在内层膜5和阻挡膜2都是由SiO2膜构成的情况下，空塞子302由SiON膜构成；通过使用CFC气体(含氯氟烃气体)、卤族气体或它们的最佳混合物的各向异性蚀刻过程可去除空塞子302。相应的，在实际上不会对内层膜5和阻挡膜2造成蚀刻的情况下，可选择蚀刻掉SiON膜302。需注意的是，使用低离子能量/等离子体蚀刻过程可选择去除阻挡膜2；主要使用CFC气体而不会损害导电层1。
在已经去除空塞子302和正位于其下的阻挡膜2之后，如图6f所示，用互连材料(即铜)填充通孔105和互连槽104，然后对其进行CMP过程，从而可同时形成通孔插塞106和互连107。
简而言之，根据第二实施例，由于沉积了厚的空塞子302，对其进行的处理要比第一实施例中的难(即对其的竖直图形的加工困难)。然而，即使掩膜层6被不精确的校准，只要在掩膜层6的开孔103至少暴露部分空塞子302，通过通孔插塞106的开孔面积可使互连107与通孔插塞106相连。这可防止互连107和通孔插塞106之间的接触面降低。
根据本发明的生产半导体器件的方法，如上所述，空塞子302由氮化硅膜(Si3N4)、SiON膜(SixOyNz)、氧化物膜(SiO2)、SiOF膜(SixOyFz)、硅膜(Si)、无机氧化膜等或它们的混合物构成，并在空塞子的蚀刻速率大于内层膜的蚀刻速率的情况下通过蚀刻过程形成互连槽。通过此方法，由于在每个互连槽中都不存在空塞子，从而在其中不会产生蚀刻残留物。其结果，可提高互连中的电迁徙强度。
另外，在上述的第一和第二实施例中，在导电层1的顶面沉积阻挡膜2。然而，对如上所述的蚀刻过程并非是必须的。甚至在不形成阻挡膜2的情况下，也可生产本发明的半导体器件，并提供与第一和第二实施例相类似的结果。
另外，根据本发明的生产方法，由于通过低离子能量/等离子体蚀刻过程、各向异性等离子体蚀刻过程或湿法蚀刻过程可同时去除空塞子和位于其下的阻挡膜，在位于导电层顶部的通孔插塞中/上不会造成任何的损害区域。其结果，可防止由于被损害区域造成的通孔插塞的电阻的增大。
另外，用图3a-3c中所示的工艺可代替图6a-6c中所示的生产过程，即在内层绝缘膜15中形成孔，并将空塞子302埋入孔中。
已经结合几个具体的实施例对本发明的一个生产半导体器件的方法进行了描述。需明确的是，本发明的实质的内容并不限于这些特定的实施例。相反的，其包含如下的权利要求所限定的所有的变化和修改的内容。
权利要求
1.生产半导体器件的方法包含生产空塞子(102，302)和互连绝缘膜(5，15)，其中内层绝缘膜(5，15)由与所述空塞子(102，302)不同的材料构成，从而至少覆盖导电膜(1)上的所述空塞子(102，302)的侧壁；在所述内层绝缘膜(5，15)的顶部形成掩膜层(6)，其中该掩膜层在所述空塞子(102，302)上具有一个开孔(103)；以及在所述绝缘膜(5，15)中形成互连槽(104)，从而通过使用所述掩膜层作为掩膜，蚀刻掉部分所述内层绝缘膜(5，15)，露出所述互连槽(104)底部上的所述空塞子(102，302)的顶面，其中所述空塞子(102，302)的所述顶面或者与所述互连槽(104)的所述底部位于同一层或者比其低。
2.根据权利要求1所述的生产半导体器件的方法，其特征在于在所述空塞子(102，302)的蚀刻速率大于所述内层绝缘膜(5，15)的蚀刻速率的条件下进行所述互连槽的形成过程。
3.根据权利要求1所述的生产半导体器件的方法，其特征在于在形成所述空塞子(102)和所述内层绝缘膜(5)的过程中形成用于覆盖所述空塞子(102，302)的所述内层绝缘膜(5，15)；在覆盖在所述空塞子(102，302)的所述顶面上的所述内层绝缘膜(5，15)的部分区域中形成所述互连槽(104)。
4.根据权利要求1所述的生产半导体器件的方法，其特征在于通过进行所述空塞子(102，302)和所述内层绝缘膜(5，15)的生产从而使它们的高度几乎彼此相等。
5.根据权利要求1所述的生产半导体器件的方法，其特征在于通过下面的过程生产所述空塞子(102，302)在所述导电膜(1)的顶部上沉积空塞子膜(3，13)，并选择的蚀刻掉部分所述空塞子膜(3，13)。
6.根据权利要求1所述的生产半导体器件的方法，其特征在于还包含通过去除所述空塞子(102，302)并在所述互连槽(104)和所述通孔(105)中填充导电材料而形成通孔(105)，从而整体的形成被掩埋的互连(107)和通孔插塞(106)。
7.根据权利要求1所述的生产半导体器件的方法，其特征在于至少蚀刻部分所述空塞子(3)，从而在形成所述互连槽(104)的过程中在所述互连槽(104)的所述底部下至少形成部分通孔。
8.根据权利要求1所述的生产半导体器件的方法，其特征在于所述空塞子(3，13)由无机材料构成。
9.根据权利要求8所述的生产半导体器件的方法，其特征在于所述无机材料至少由下面的其中一种材料构成氮化硅膜(Si3N4)、SiON膜(SixOyNz)、氧化物膜(SiO2)、SiOF膜(SixOyFz)、硅膜(Si)、无机氧化膜。
10.根据权利要求5所述的生产半导体器件的方法，其特征在于还包含在所述导电膜(1)上沉积阻挡膜(2)，其是在形成所述空塞子(3，302)和所述内层绝缘膜(5，15)之前进行的；其中所述阻挡膜(2)在阻止所述蚀刻进行的过程中起作用。
11.根据权利要求10所述的生产半导体器件的方法，其特征在于还包含去除所述空塞子(3，302)，从而露出部分所述阻挡膜(2)，并选择的去除所述部分阻挡膜(2)，从而形成通孔(106)。
12.根据权利要求6所述的生产半导体器件的方法，其特征在于使用CFC气体、卤族气体或它们的任意的最佳组合通过各向异性等离子体蚀刻过程去除所述空塞子(102，302)。
13.根据权利要求11所述的生产半导体器件的方法，其特征在于通过使用CFC气体的低离子能量/等离子体蚀刻过程进行对所述阻挡膜(2)的所述部分的选择去除过程。
全文摘要
一种生产半导体器件的方法,包含如下的过程:生产空塞子和互连绝缘层,其中内层绝缘膜由与空塞子不同的材料构成;在所述内层绝缘膜的顶部形成掩膜层;并在所述绝缘膜中形成互连槽,使用所述掩膜层作为掩膜,蚀刻掉部分所述内层绝缘膜,露出所述互连槽底部上的所述空塞子的顶面,其中所述空塞子的所述顶面或者与所述互连槽的底部位于同一层或者比其低。
文档编号H01L21/768GK1264172SQ0010081
公开日2000年8月23日 申请日期2000年2月14日 优先权日1999年2月15日
发明者池田真义 申请人:日本电气株式会社