专利名称：可在线编程自动控制用全方位计算机类集成电路的制作方法
技术领域：
本发明涉及一种由快擦写存储器(Flash Memory)ETOX和可编程逻辑器件CPLD以及中央处理单元CPU和一些专用单功能器件构成新型计算机系统电路。
目前的现有技术中，复杂的高级智能自动控制系统一般都是由数片以上不同功能的集成电路经印制电路板安装连结构成控制核心，有些甚至由数块印制电路板组装而成，这样的控制器不但体积大、功耗高、制造工艺复杂、成本高，而且其功能比较单一，安装维护困难，环境条件要求高，升级换代硬件变动大；加上目前集成电路的可实现功能一般都有可知性和局限性，有一定自动控制电路应用经验的人便能通过IC解密进行产品分析，了解其工作原理，进行仿造，严重影响开发者的有效权益。针对这些问题不少有实力的电子元件开发制造商都在寻求解决之道，并在许多领域都取行了巨大成就，如微处理器的功能和速度不数升级换代，可编程逻辑器件PLD、EPLD、FPGA、CPLD的不断推成出新和存储器EPROM、EEPROM、ETOX等的不断涌现和功能增强完善等，就可见成就非凡，但遗憾的是，智能自动控制虽做为计算机应用的一大主流不断壮大起来，但针对该领域对体积和功耗要求以及产品性价比的特殊性并没有引起电子元件开发制造商家的足够重视，到目前为止，其特色产品单片机的发展速度远不如微处理器的发展势头，只在其运算速度和功能上稍有进步，其可编程接口器件PSD和可编程器件FPGA、EPLD和CPLD的出现虽带来了一定改进，但在体积和耗及保密性三个方面却还不能满足高级智能自动控制领域的需求。另外，与控制器接口的传感器方面，随着光电技术的日益完善，其在抗干扰性和稳定性以及精度等方面的优势，必将在一定领域取代模拟压电传感器，加上V/F技术的一些优势不断超越A/D转换器；在执行件方面，PWM控制随着大功率半导体器件发展，在自动控制中也将日益普及，与之匹配的计数器和定时器在自动控制系统中的使用量也必然直线上升。
本发明的目的就是针对以上因素，设计一种通用性强，灵活性高，功能齐全的自动控制专用微型计算机电路，使之成为即能独立完成从与传感器接口的数据采集到运算处理到发出执行指令等功能，又有较强的外设接口和与上级机接口的扩展能力的自动控制计算机电路，达到进一步减小控制器体积和功耗，增加其通用性，灵活性及保密性。
本发明的方案是运用现在比较成熟和先进的Flash Memory和CPLD等技术，将一种新型可在线编程的中央处理单元CPU，接口计数器/定时器阵列单元CTU(CTR TIMER UNIT)，全局多路输出定时单元D/T，可编程逻辑器件CPLD和扩展数据绶冲存储单元SRAM以及用于器件间可变连接端口编程配置的可编程内部连线PI(Programmable Intercnnect)支持器件编程或兼做用户存储器的单向型ETOX存储器以及快逻辑运算单元FALU(FlashALU)，输出端口数据寄存器阵列PDR和可编程器件编程监控器PPC(Programmable Programme Control)内部时钟源等集成在一个或几个硅晶片上封装在一起构成全方位自动控制用计算机集成电路，对电路内部有常规接法的端口(数据总线或特定指令线)进行定点连结，得以缩短逻辑延迟和简化电路结构及编程工作，而有适当变化的端口用配置寄存器CPR实现编程配置；这种有机组合的方式对简化内部构造和外部引脚连结以及提高速度和保密性与降低功耗均有很大作用。本发明由两级可编程级连型计数器做CPU的时序数据生成器，与只读型SRAM存储器构成的时序译码器和时序修正译码器相组合，构成16位控制指令代码生成系统，其指令线的低10位为器件内SRAM型主随机读写存储器的读写地址专用，高6位形成指令线控制中央处理单元的运算和与外围的数据交换工作，其运算器由可编程的加减法器和乘除法器及高速刷新的可编程逻辑器件CPLD以及查找表运算体系四部分构成，其中的乘除器采用独特的混行运算体系，不但结构简单，而且运算速度快，逻辑运算由高速刷新的CPLD和寻址查表结合，由CPLD可完成宽位的简单逻辑运算，以减小对寻址查表存储器资源占用量。本发明的另一特色是采用大量不同功能和型号的计数器和定时器构成共数据总线，统一分配与CPU进行数据交换控制，独立使用外接功能端，能实现多路同步数据采集及PWM指令生成，可由配置寄存器及译码器进行器件功能设置的接口计数器定时器系统；其中的加计数器有计数和计时两种工作模式，可与不同频率源的光/电传感器或V/F转换接口，代替A/D转换器，可逆计数器则用于不间断精确定位跟踪或周期性可逆速度测试，而定时器可工作于数/频模式或数/时模式分别用于D/F转换或PWM定时；而可编程计数器用于调频调幅交流电的相位角生成，与定时器和输出寄存器结合，在CPU的支持下可构成宽频带的调频调幅信号生成用于单向或三相可逆的调频调速。本发明还针对不同接口数据采集的特性设计出可编程多路输出定时单元D/T用于计数器的采样周期定时和CPU及片外所需时间定时。本发明还在中央连线阵上配置了一个小规模可编程逻辑器件CPLD以补充适量的逻辑变量。本发明采用四个分立读写地址及数据结的SRAM存储器做为扩展数据绶冲存储器，串行输入和输出的可用于与上级机或遥控器接口进行数据交换，16位并行输入和输出的可用于与外围器件接口补充内部数据采集体系或指令生成体系的不足；四个存储器的对外接口能立相互独立，可实现互不干扰的同步工作。本发明采用三个相互连接的可编程内部连线PI将内外可变连结端分片集中起来实现编程连结，其中PI1主要用于CTU和FALU与外部信号源和内部信号源的编程配置，其中16线输出兼作PI2的输入信号；PI2用于各器件输入和输出信号的编程配置，是器件的中央可编程连线阵；PI3主要用于指令输出端口的优化连接作用，用于提高输出位置的灵活性和减少不必要的输出数量，其特点是每个输出均为输出三态门的门闩，端口为低电平时输出引脚为低电平，为高电平时该引脚为高阻抗状态。本发明中的内部非易失性ETOX存储器的工作为单向型，即只能通过电路引脚进行写和擦除操作，其读写操作地址均由内部计数器产生，且不能向编程数据端输出存储数据，ETOX的读操作分为等容量的四块，其中第一块为支持器件编程配置专用，第二、三、四块兼作器件编程配置用和用户数据存储器；ETOX的写和擦作操作可分为四块以上，其中配置专用块只能整片擦除，其余块可分为数个擦除保护区以用于保护不同的用户数据，第二、三、四块有两路输出允许三态门，分别为编程配置输出和用户数据输出，与读地址同时被选定，因此可实现器件的编程配置和执行用户程序中的片内寻址查表互不干扰。本发明针对较多独立智能自动控制设备中均有内燃机的特点，在内部设计了一个应用于内燃机动力特性控制的快逻辑单元用于柴油机或汽油机的自动控制。本发明还针对单相或三相调频调幅的特点，将数个用于大功率晶体管开关控制的6位的寄存器组成共输入数据线，由CPU的指令系统统一分配写操作，而每个寄存器均有一个来自PI2的输出允许信号，并行输出的输出寄存器阵。本发明建议采用内部时钟信号源以获得最佳器件编程和CPU主频以及乘除运算三者的时钟频率；而三信号的最高频率不同，有效解决方案是可经分频后提供适当的频率，同时晶振信号和多种分频信号还被送到PI2供用户选用。
本发明与现有技术相比有以下十大优点1、可编程的全方位构造方案可应用于不同领域，是一种通用性强的全方位解决方案，对减小自动控制系统的体积和功耗有极大作用。
2、丰富的接口计数/定时系统可构成多路同步数据采集和PWM指令输出体系，对提高系统的整体信号响应性和控制精度有很好作用。
3、简化的接线方案，器件采用可编程内部连线实现可变端口的编程连结，可实现优于印制电路板的连结方式，实现隐性连结，减少集成电路引脚的数量。
4、新方案的运算处理指令生成体系，可实现及为灵活的控制方案和随意调节运算周期，能完成新颖的程序运作模式用于个性设计。
5、快捷的算术四则运算能力，完成16位加减法运算只需3个时钟周期，16×16或32÷16位运算只需20个时钟周期，运算位数减少还可以减少运算周期，速度可以高出目前各类16位单片机的数倍。
6、采用高速刷新的CPLD做为逻辑运算单元，可实现数百种以上的逻辑运算功能，不但超越单片机中ALU的能力，还能适当代替查表运算，减少系统对存储器容量的需求。
7、灵活的运算扩展能力，中央处理单元除可实现内部寻址查表外，还能实现外部寻址，且其寻址能力可达28位。
8、灵活的数据扩展能力，分立操作的绶冲存储器SRAM可与外部进行数换，即能实现单纯的数据扩展，补允内部数据系统的不足，又能与上级机或遥控器接口形成子控制系统，而且这些扩展可同步实现、互不干扰。
9、弹性的资源配置方案，整个器件中各可编程部分的编程体系相互独立，共同分享内部ETOX存储器的数据资源，由可编程器件配置监控器集中分配，可实现各可编程部分的任意性扩张或压缩，加上CPU的寻址能力可为内部，也可为外部，形成各部分存储数据资源的调补核心。
10、器件的高保密性，整个集成电路内硬件配置和软件均由内部单向型ETOX存储器提供，可实现除最基本的输入和输出端口外，整个器件的编程配置和执行用户程序均处于保密状态，形成从数据的有效数位和采样周期以及中央处理器的运行程序和运算程式均不会被外部测试出的特点，而且其保密特性分为三级，高保密级占1/4总存储量，用于存放器件编程器和中央处理器的主时序译码和时序修正译码单元以及器可编程内部连线阵PI与可编程全局定时单元D/T的数据，剩下部分可用于存放CPLD的编程数据；保密级占3/4总存储量，用于存放CPU中CPLD和PI的编程数据或用户数据存储器，其任意部分在器件编程监控器允许的情况下均能被CPU读取；次保密级是通过对片外存储器的密码解码实现外部存储器数据的保密能力。
下文以一种具体实施方案的具体结构结合附图对本发明作进一步详细的说明。
图1所示为本发明具体实施方式
的总体电路结构示意框图。
图2为图1所示中ETOX存储器的读操作电路结构示意图。
图3为图1所示可编程配置体系的总体分布示意框图。
图4为图3所示中两种基本存储单元的电路结构示意5为图3所示中可编程体系中器件编监程控监控器PPC和SRAM13-16的电路结构示意图。
图6所示为图3所示中SRAM1-12及PI1-10的局部电路示意图。
图7为图3所示中SRAM17-20的电路结构示意图。
图8为图3所示中PI9-13和SRAM21-26及16×16位配置寄存器CPR的电路结构示意图。
图9为图1所示中接口计数器定时器单元CTU的总体分布示意图。
图10为图9所示中加计数器单元的电路结构示意图。
图11为图9所示中可逆计数器单元的电路结构示意图。
图12为图9所示中减计数定时器单元的电路结构示意图。
图13为图9所示中可编程计数器单元的电路结构示意图。
图14为图9所示为接口系统与CPU进行数据交换控制信号生成的指令译码单元电路结构示意图。
图15为图1所示中CPU的特征电路结构示意图。
图16为图15所示中算术四则运算器的电路结构示意图。
图17为图16所示中16-32位移位寄存器的电路结构示意图。
图18为图16所示1-16位寄存器的电路结构示意图。
图19为图15所示中CPLD单元电路结构示意图。
图20为图1所示中SRAM扩展数据绶冲存储器单元电路结构示意图。
图21为图1所示中输出数据寄存器阵PDR的电路结构示意图。
图22为图1所示中快逻辑运算单元FALU的电路结构示意图。
图23为图1所示中可编程多路输出全局定时单元D/T的电路结构示意框图。
图1所示为本发明具体实施方式
的总体电路结构示意框图，如图所示，集成电路由中央处理单元CPU，接口计数器定时器单元CTU，快逻辑运算单元FALU，可编程内部连线PI，输出端口数据寄存器PDR，可编程全局多路输出定时单元D/T，复杂可编程逻辑器件CPLD以及SRAM扩展绶冲存储单元，ETOX存储器和器件编程监控器PPC和内部晶振源组成，其中由CPU、CTU、FALU、PI、PDR、D/T构成用户体系的主系统，ETOX存储器和器件编程监器PPC构成器件编程系统，SRAM做为CPU的扩展数据绶冲存储器，CPLD可进行一定的逻辑处理用以补允在不同应用中逻辑关系的个性变化引起的逻辑变换；ETOX除用于支持器件编程外，多达3/4的存储器可兼用户数据存储器，图中所标示数字的外部连线为集成电路的引脚连线，1为与外设信号源接口的输入端，2与外设执行件接口的指令信号输出端，3为数据IQ，4为器件编程监控器的指令及数据输入端口；针对不同应用领域的个体差别，可将接口输入输出线1和2的部分端口合用电路引脚构成系列化有相同内部构造不同引脚数量的集成电路。
图2所示为图1所示中ETOX存储器的读操作电路结构示意图，如图所示，存储器被分为等容的4块，其中第一块只有一路地址和一组256位宽度的数据线，第二、三、四块则均有两组地址线和两路256位的输出数据线，其地址输入和数据输出三态门为连锁控制，即选定读地址时其数据输出口也被选定；如图所示，四块存储单元均可被器件编程监控器选中用于支持器件编程，第二、三、四块可以被CPU寻址做为用户设置数据及运算程序数据存储器，其256位输出经16个16位绶冲三态门选址后变为16位与CPU的数据线匹配。图中所示数码的连线1是器件编程监控的读地址及片选信号线，2是编程数据输出线，3是CPU寻址地址及片选线，4是用户数据输出线。
图3所示为图1所示中可编程配置体系的总体分布示意图，如图所示，整个器件由26个分立读写地址和数据线的SRAM存储器和13个可编程内部连线阵PI及16个配置寄存器CPR构成用户可编程体系的主体，经两级编程监控体系PPC1和PPC2实现分片编程，第一级编程体PPC1控制256位的宽位型第二级PPC2是用专用绶冲存储器把第一级的256位数据分解成8位或16位的窄位编程模式。本单元外接连线中标有数字代码1为控制编程监控器的指令操作输入信号，标有数码2的为来自ETOX的256位宽度编程数据，没有标注数字代码的输入输出线在相应的局部放大图中说明。
图4所示为图3中可编程体系中的两种基本存储单元电路示意图，图(a)为可编程连内部连线PI的基本存储单元，图(b)为分立读写地址及数据线的SRAM存储器的基本存储单元。两种存储单元有相同的写操作结构，但读结构完全不同，图(a)中的存储数据用作三态门的门闩，该电平有效时输出电平与输入电平相同，无效时该门处于高阻抗状态。图(b)中的存储器用于输出数据存放，当读输入有效时，输出端输出存储器的数据，输入无效时三态门处于高阻抗状态；图中所示CP为写字线，DIN为输入数据处理，IN和OUT分别为PI的输入和输出及SRAM的读字线和输出数据。
图5为图3所示的可编程器件编程监控器PPC和SRAM13-16组成的等效电路结构示意框图，如图所示本部分由4个SRAM存储器(SRAM字符后的数字代码为相应于图3中的代码，字符下的乘式表示存储阵列数量，左边长方框为编程写地址译码器，右边为读地址译码器，标示数字为译码器的译码能力，上方为输入绶冲器，下边长方框为输出绶冲三态门阵列，所标乘式为输出三态门组数和每组的位数乘式，上方的输入线为写数据线，下方为读数据线，图6、7、8中SRAM存储器的标注方法与本图相同，故在相应文段中不再重复说明)和15个同步计数器CTR以及4个地址译码器和1个定时与一定的基本逻辑器件构成，其中的CTR2、4、6、8、13为可预置型，CTR1、3、7、14有溢出位，其中CTR14有5个进位溢出端分别在第3、15、95、127、255计数值时在相应端口输出高电平，4个译码器中，除BIN/COT2外均有地址锁存功能，BIN/COT2的输出允许之一ST1端与BIN/COT1、BIN/COT3等器件的锁存信号端相连，其输出为低有效，在其余器件锁存数据时，在另一输出允许ST2有效时才输出译码有效数据，BIN/COT1、BIN/COT2共用地址数据。如图所示，器件编程监控器上的RC电路上电后将激发一组逻辑电路自动将ETOX存储器的编程专用块的最低1KB数据分32个周期下载到SRAM13另一组逻辑电路在装载数据进行两个时钟周期后自动把SRAM13的最低512位分16个时钟周期下载到SRAM14，SRAM13下载完毕时其计数器输出溢出信号，关闭自动下载程序，同时将SRAM14的16位数据分别预置入CTR2和CTR6，经过一个时钟周期后，SRAM13的32位数据写入可编程编程监控器的相应器件内，开始可编程的编程监控程序，SRAM14的读地址数据由CTR4提供，CTR4的预置数据由一个半加器提供，该半加器的一组5位数据来自集成电路引脚的运行模式选控端，另一组为1位来自器件的原始设置端；由SRAM13的32位输出控制整个器件的编程工作，当SRAM16下载完毕时，其写地址计数器的溢出端将SRAM15的16位输出数据写入CTR8和4、12线地址译码器，开始对其编程对象进行编程，SRAM15的读地址由CTR6或图3中的SRAM26的8位输出经8位2选1选通电路由中断申请信号端选择提供，CTR6的8位数据与图3中CPR的一组8位数据比较器比较，在相等时清除CTR6；4-12线的输出经一个逻辑或门后形成11路输出，选择11个中的一个单元进行编程，图中SRAM13、14、15为可编程器件编程监控器的编程数据存储器，SRAM16为编程数据绶冲存储器，可将256位宽的输入数据分解成8位或16位宽度以适应其监控对象的需求。SRAM16的读地址由两个计数器提供，其中CTR8为10位可预置型，用于产生A1-10读地址，CTR15为1位，为A0地址输入，当SRAM16工作于16位输出模式时，A1-10为有效位，A0为无效位，CTR8在每个时钟沿计数值加1，当SRAM工作于8位输出模式时，A0-10均为有效位，CTR8在每个CTR15输出变为高电平时计数加1； SRAM的输出模式是对PI11-13进行编程时为8位模式，对其余部分为16位的模式，两编程监控对象选定为最后一个时，器件便暂停工作，直到接到相应的指令后才进行编程配置，其相应的编程对象分别为CPU中的CPLD和PI。输入端1为器件编程时钟信号CP，2为来自电路引脚的器件运行模式设置端，3为与CPU的复位端相连的复位端，4为来自电路引脚的运作模式设置代码，5为程式设置端，在大多数情况下接逻辑低电平，在特别复杂化的控制系统中与CPU复位端相连可实现特殊的控制功能，6为来自CPR的比较数据，7为来自中断源的中断申请端，8为来自SRAM26的设置数据，9为CPU中CPLD或PI的刷新标示，10和11分别为CPU中CPLD和PI的更新申请端，12为来自ETOX的编程数据，13为二级编程数据输出线，14为到ETOX的读地址及片选线，15为SRAM1-12、17-20和PI1-8的写地址及写允许线，16为SRAM21-26、PI9-13和及CPR的写地址及写允许线。
图6所示为图3所示中SRAM1-12及PI1-10的局部放大电路图，如图所示SRAM1-12在写模式时均为16×16位，PI1-10在写模式时为96×16位的SRAM，其96位数据线由7-96位地址译码器产生，地址译码器的8位输入数据中只有7位有效位，其译码输出中只有相应的1位为高电平，其它均为低电平，在用户应用模式时，SRAM1-12的输出均有64×4或128×2两模式，读操作由7根地址线A0-6和1根输出模式2/4选择线组成，在64×4位输出模式时A0为无效位，PI1-10在用户模式为可编程内部连线，每1输出位将选择96位输入中的1根相连，随其电平的变化而变化，其中PI1-8共用一组96位的输入构成96×128的PI，PI9、10共用一组输入；PI1-8的96根输出中有48位来自CPU的输出寄存器，另48位分别来源于SRAM1-12。的输出，PIP1-6中每个的16位输出分别用做两个SRAM的读操作地址及模式选控线，PI7的16位输出为CPLD的逻辑运算结果经三态门后与内部总线相连。PI8的输出与另1组80位输出共同构成PI9.10的输入线，在写模式时，SRMA1-12和PI1-8共用一组256位来自片内ETOX存储器的编程数据，以12×16+8×8的体系分享，其写字线由1个4位计数器CTR12的计数值经4-16线译码器产生，在写结构上SRAM1-12和PI1-8可视为一体；PI9-10在写结构上也共享一组16位的写字线，分享1组来自SRAM16的16位编程数据，应用模式时PI9-10构成一个96×32的可编程内部连线PI，在应用体系中，此图为CPU中逻辑运算器CPLD及查表地址及片选连线PI的电路结构，本发明之所以采用这种电路结构较为复杂的编程方式，是为了提高其刷新速度，其刷新只需16个时钟即可完成，两编程部分分别占用4Kb和256位存储器资源。图中的CTR12、15分别为图5中的CTR12和CTR15，图中标注对外连线1为256位的ETOX编程数据线，2为16位CPLD运算结果输出，3为48位CPLD运算输入数据，4为来自SRMA16的16位编程数据，5为32位PI，6为80位的PI输入参数。
图7为图3所示中SRAM17-20的电路示意图，如图所示，SRAM17、18在写结构上为相互独立，SRAM19、20在写结构上共用写字线，以192+64的结构分享256位写数据，其写时序计数器CTR9、10、11分别为图5中的CTR9、10、11，在读操作时，SRAM17为256×16位结构，SRAM18为4K×16位结构，SRAM19为6位结构，SRAM20位6位结构，其中SRAM19的6位输出数据为SRAM20的高6位读地址，SRAM20的4位输出做为SRAM18的低4位地址，图中所示外部输入线1为来自ETOX的编程数据线，2为SRAM17-20的写控制线，其连线方式见图5中相应的CTR9、10、11的控制线；其余输入输出在相应的使用体系中标示。
图8为图3所示中PI9-13和SRAM21-26及16×16位寄器阵CPR电路示意图，如图所示，PI9-13和SRAM21-26及CPR共用一组16位来源于图5中SRAM16的输出数据和CTR15的译码地址数据，译码器选择编写对象，在运用模式时，PI11、12、13分别为图1所示中的PI1、2、3，SRAM21-24为图1中所示与PI2连结的CPLD，SRAM25、26分别为图14所示中的两个SRAM存储器SRAM21-24的读操作体系与SRAM1-12相同，也由7个地址和一个模式选择端组成，32根输入线来自PI2，输出也到PI2，PI2是器件的中央连线阵，其输入中有30线来自CTU中的定时输出，32线来自D/T，18来自FLU,16线来自CPLD,16线来自PI1；其输出到PI1、PI2、CPLD各32线，到PDR为16线，其余少量输入输出在相应文段说明。
图9为图1所示中接口计数器/定时器单元的总体分布图，如图所示，本单元由共数据线，由CPU的指令系统控制其数据交换，由配置寄存器控制其功能设置，有独立接口功能端的7列计数器和定时器构成主体，阵列中左起第一二列CTR为加计数器，三四列CTR为可逆计数器，五六列D/T为减计数定时器，第七列CTR为可编程计数器，阵列上面CPR1-16为16位器件配置寄存器，其中CPR1-4有一个共同的输出允许端，其输出分别做为加计数器和可逆计数器的计数允许控制，当这四个寄存器的输出被禁止时，所有输出均为高电平，计数器均处于计数允许状态，当允许寄存数据输出时，寄存数值为低电平的相应计数器计数被禁止。寄存器的输出允许端与CPU对计数阵列进行读控作的指令端相连，CPR5-8为器件运作模式设置为，CPR5、6为加计数器对外计数/计时功能选控，CPR7、8为定时器的数/时或数/频选控。CPR9-12为可编程计数器的进制设置，每个可编程计数器分享其中4位数据，CPR13和CPR14的高12位分成7组4位数据分别做为器件使用数量译码地址，设置每一列的使用数量，这七个地址译码器的特点是等于或小于地址数据的输出端均为有效工作电平，允许其所控器件工作，大于这个数据位的相应器件被置于体眠节电模式，CPR14的低四位数据为PI1的内/外输入端数量调节数据，通过8组4位选通电路使PI1的内外输入分别为32/96、28/100、24/104、20/108、16/112、12/116、8/120、4/124共8种模式。CPR15为快逻辑单元FALU的功能设置数据，CPR16为CPU主时序计数器和图5中CTR6的时序翻转设置数据。阵列下方方框为与CPU进行数据交换的指令控制译码及中断源，用于控制阵列与CPU的数据交换及中断指令处理信号生成，与外部的连先1、2分别为来自器件编程控制器的写指令线和数据线，3为到CPU和PPC的比较器的设置数据，4为到FALU的设置数据，5为输入可编程连线PI1的内外输入比的设置数据，6为来自PI1的信号线，7为内部数据总线，8为来自CPU的数据交换指令线，9为局部指令输出线。
图10为图9所示中加计数单元的电路结构示意图，如图所示，该单元由1个同步加计数器CTR和一个透明寄存器PDR和一组逻辑电路构成，PDR的位数与计数器的位数相同，配置由相同数量的8位和12位两种型号构成，其输出数据不足16位在最低位下面补0后与16位内部总线相连，计数器的时钟端CP和清除端CR来自PI1，EN和F/T来自配置寄存器CPR，CE来自配置译码器，QE来自CPU的读地址译码器，当CE无效时，器件处于体眠状态，当F/T为低电平时，计数器处于对外定时状态，在每次计数器被清除前，寄存器锁存计数器的计数数据，当F/T为高电平时寄存器为透明状态。QE有效时输出寄存数据，无效时寄器输出为高阻抗状态。
图11所示为图9所示可逆计数单元的电路结构示意图，如图所示，每个可逆计数单元均由1个预置数据寄存器、一个预置型可逆计数器和一个数据输出三态门组成，其配置也由相同数量的8位和12位两种型号器件构成，其数据线与总线的连接方式也是上浮连结方式，时钟信号CP，计数方向信号U/D和预置信号LD均来自PI1，计数允许端EN和工作允许端CE分别来的配置寄存器和配置寄存译码器，预置数据寄存器的寄存允许端LE和计数数据输出端QE来自CPU的数据交换指令译码端。
图12为图9所示中定时单元的电路结构示意图，如图所示定时单元由一个设置数据寄存器PDR和一个减计数定时器CTR及一组逻辑电路构成，其配置由相同数量的12位和16位两种型号器件构成，定时器内数据为0时其输出端为高电平，通过功能设置端F/T可将定时器设置成/频或数/时两种模式，当为数/频模式时，只要计数器的输出为高电平时计数器便处预致状态；当定时器工作为数/时模式时，定时器在设置数据端LD为高电平时预置数据，LD返回低电平后开始减计数，当数值减到0时其输出端变为高电平，等待下一次非零数据的装入。
图13为图9所示可编程计数器的电路结构示意图，如图所示，该单元由1个带地址锁存，输出高有效的3-8线译码器，1个6位同步计数器，1个4位恒等比较器，1个8位三态门和7个1位计数器及一组逻辑门构成，其4位输入数据与总线的最低4位相连，输出总线的高8位相连。可编程计数器具有两处可编程结构，第一处是最高4位的进位制方式，由来自配置数据寄存器CPR的4位数据设定，与6位计数器的高4位相比较，当两数值相等，比输器输出高电平，当低两位也为高电平，在其下级的进位输出变为高电平时将所有计数清零。第二处是分频编程方式，由CPU提供编程数据，3-8线译码器在LE为高电平时，寄存3个地址位A0-2和输出允许位ST，其作用是将时仲信号经0-7次分频后做为6位计数器的计数允许信号达到相同的时钟频率下，差异巨大的计数翻转次数，6位计数器和相邻两个1位计数器的输出数据经三态门后以上浮方式与内部总线相连，当这8位数据变化时逻辑电路输出一个高电平的中断申请信号，直到3-8线译码器再次写入译码数据，可编程计数器主要用来产生宽频带单相或三相交流电的电相位角生产，与定时器和输出寄存器结合，在CPU的中断处理程式支持下，支持以5-10KHz开关频率的大功率半导体模块产生零点几到数百Hz的单相或三相PWM仿真交流电，其波形品质随其频率的降低而上升，在50Hz以下交流电时有极高品质特性。
图14是图9所示中接口系统与CPU进行数据交换控制信号生成的指令译码单元的电路结构示意图，如图所示，CPU的接口系统数据交换体系由1个4位可预置同步计数器和11个4-16线地址译码器与两个3-8线译码器构成主系统，两个3-8线译码器的3个地址位和两个输出允许端来自CPU主时序译码器的Q11-15，当Q15为高电平时，两个译码器均被禁止输出，16个输出端均为高电平，其所控16个地址译码器均被禁止，图中仅示出11个，另5个中有4个到SRAM绶冲存储器单元，1个到CPU中的CPLD单元。当Q15为低电平时，Q14的电平将选择一个译码输出有效，若控制本图所示11个译码器的11个输出端口中，除控制7号4-16译码器之外的任意一个电平下跳时均会通过逻辑电路产生一个低电平脉冲，使10输入与非门产生一个高电平脉冲，将SRAM25的4位数据预置入4位同步计数器CTR,CTR的时钟与CPU的主频时钟相连，在每个时钟沿CTR计数加1，CTR的输出数据做为10个4-16线地址译码器的译码地址，SRAM25的低两位地址与CPU指令译码的Q11、12口相连，高4位地址和SRAM26的地址及7号4-16译码器的地址由16-4线优先编码器提供，编码器的15个输入来自15个可编程计数器的中断申请输出端，其最低位接地，编码器有一个编码允许端EN，当EN为高电平时，允许其输出最新编码结果，EN为低电平时，其输出保持其下跳时的数据，当译码输入为非零信号时，输出端Qr输出低电平，起动中断申请信号，禁止编码器编码，并使其保持原状，直到CPU对1-4号4-16译码器中的一个以上发出指令后退出对这些器件的控制。SRAM26的16位数据分成2组8分别做CPU中断处理计数器CTR2和图5中SRAM15的8位预置数据，两个SRAM的写结构如图8所示的SRAM25、26，图中外部连线1为来自CPU的指令线，2为中断申请输出，3为来自可编程计数器的中断申请输入，4为到CPU和PPC的中断处理设置数据，6为到扩展SRAM存储器和CPU中PI的指令线，7为到图9所示中CPR1-4的输出允许端，8为与CPU进行数据交换处理的控制线，除1号4-16译码器到输出寄存器PDR之外，其余均到接口系统，2号作为可编程计数器的写控制线，3、4号作为定时器的写控制线5、6号作为可逆计数器的写控制线，3-6号的最低一位用与FALU中四个PDR的写控制线，7号为可编程计数器的读控制线，8-11号作为加计数器和可逆计数器的读控制线，2-11号译码器中，每个控制图9中相应一列器件。
图15为图1所示的中央处理器CPU的特征电路结构示意框图，如图所示，CPU由3个只读SRAM存储器和1个1K×16位读写SRAM存储器，3个同步计数器，1个4-16线地址译码器，1个11位带清除端的寄存器及1个8位恒等比较器和一些逻辑门组成CPU的指令系统，由1个16位加减器，1个16×16/32÷16位乘除器及一个高速刷新CPLD及相应的在存储器查表体系构成其运算处理系统。SRAM1-3的写结构为图7所示中的SRAM18-20。SRAM1为CPU的主时序译码器，其16位输出数据的低10位为随成读写存储器SRAM4的读写地址线，输出Q10-15为CPU的控制指令线，Q11-15上与正电源连接的RC电路用于消除存储器输出数据口开关产生的电噪音；其中Q15为CPU运作模式控制端，该端为低电平时CPU处于数据交换模式，为高电平时处于运算处理模式，当CPU处于数据交换模式时，Q14为读/写选控，为高电平时SRAM4从内部总线BUS读取数据，为低电平时输出存储数据，Q11-13为选择地址，其具体结构见图14所示。当CPU处于运算模式时，4-16线译码器处于工作模式，在其输出端Y0、4、9有效时，将SRAM1的Q10-14和SRAM4的Q10-15的数据写入11位寄存器，Q15为高电平时寄存器数据输出有效，这11位输出作为SRAM2的读地址，SRAM2的6位输出数据作为SRAM3的高6位读地址，其低4位读地址与4-16线译码器的译码地址均由4位同步计数器CTR3提供，在4-16译码器的Y8有效时，SRAM1的输出数据Q10、11经逻门后分别产生一个CTR1、2的计数允许和CTR3的清除信号，在每次CTR1、2产生计数和11位寄存器写入新数据后，逻辑电路均要产生一个时钟周期的禁止计数信号，禁止CTR3计数和4-16线译码器的输出。CTR1、2均为8位同步计数器，CTR1为可预置型，其预置数据由接口CTU的中断源中的SRAM26提供，CTR1、2共用时钟信号CP和许数允许端EN，EN端信号由CTR3的进位端CO和第Y9时序SRAM1的Q10提供，两计数器的数据线经三态门相连，共同作为SRAM1的高8位读地址和8位恒等比较器的1组输入，比较器的另一组输出由图9所示中配置寄器CPR16提供，当恒等比较器两数据相等时，在CTR1、2的EN端接到计数指令时，将自动清除CTR2的数据。CTR1、2各有一个经逻辑互锁的EN/QE端，当EN/QE为低电平时，计数器的计数被禁止，输出数据端为高阻抗状态，EN/QE为高电平时，计数器输出计数值，在EN端为高电平时计数加1，EN/QE的选通由来自断源的中断申请端提供，当该输入端变为高电平，只要CTR3的最高输出位Q3为低电平，逻辑电路首先将CTR2的EN/QE变为低电平，之后CTR1的EN/QE再上跳为高电平，CPU进行中断处理程序，在中断处理时序，CPU中的CPLD不能更新，只能进行算术四则运算和查表运算，中断处理完毕，CTR1的EN/QE先下跳之后CTR2的EN/QE再上跳，返回主时序处理程序，在4-16译码的Y15有效时，逻辑电路将SRAM1的Q10、11数据送至器件编程监控器，分别做为CPU中CPLD和存储器寻址可编程连线阵PI2的更新申请信号，在4-16线译码的Y3、8、14、15和乘运算时的Y7时序，逻辑电路产生SRAM4的写指令，从内部总线上写入运算结果。CPU的主时序译码器的低地址位用于存放主时序运算程序，高地址位用于存放中断处理程序，由8位恒等比较器的输出用来区分主运算程序地址与中断处理程序地址。在每次写入新修正数据和大时序计数器产生数后均要产生一个时钟周期的目的是等待译码器的逻辑延迟，从而可提高CPU主频。本发明的CPU与其它类型的单片机CPU不同，其特点是每个时钟周期进行一次运算处理，而其它单片机却是三个时钟周期，而且本发明采用分立读写地址及数据线的SRAM存储器做主时序译码及时序修正译码，能在执行用户程序的同时进行编写，可成倍扩充译码能力，其时序译码采用主周期与小周期间可编程连结的进位的时序生成方式，使其即可在不需逻辑运算时跳过逻程运算时序，又可以在每个小周期间播入时序译码超前进位，增加读址范围，满足修正运算的需求，使其运算时间安排严密，时序译码数据资源分配合理。综上所述，本发明的CPU具有运算能力强，速度高和运算程序灵活多变和资源分布合理等优点，其主频可高达100MHz以上的技术条件也已成熟。本图中标注与外部的连线1为中断申请信号，2为中断处理起点时序地址数据，3为CPU复位端，4为CPU运行允许输入端，5为CPU主频时钟信号，6为乘除法器时钟信号，7为逻辑运算体系刷新标示，8为CPU主时序翻转设置数据，9为CPU主时序翻转标示，10为内部数据总线，11为CPU的数据交换控制指令先，12为外部存储器数据输入口，13为内部ETOX数据输入口，14、15分别为内/外存储器地址及片选，16为CPLD更新申请，18为PI更新申请，其中1、2、11分别与图1 4的2、4、1相连，5、6分别来自内部晶振源的不同频率源，3、4、7、10到中央连线阵的输入输出口，8、17、18分别与图5的9、11、10相连。
图16所示为图15所示中16位加减法器和16×16/32÷16位乘法器的电路结构示意图，如图所示，图中上方位加减法器的电路结构示意图，PDR1为19位寄存器，PDR2为16位寄存器，在Y1时序，PDR1存入总线上数据和来自指令线的Q10-12，Y2时序PDR2存入总线上数据，当寄存的指令线Q10为低电平时，PDR2的数据以原码结构输入16位全加器，与PDR1的16位数据相加，当指令线Q10为高电平时，PDR2的数据通过异或阵以反码输入全加器，Q10还与全加器的进入输入端Ci连结，构成PDR1的原码与PDR2的补码相加，实现减运算，指令线Q11为输出选通端，因16位全加器计算有17结果数据，而数据部线只有16位，因此，当Q11为低电平，加法器通过三态门输出最高16位，最低为丢失，当Q11为高电平时三态门输出低16位数据经逻辑或门后的输出，Q12与进位输出逻辑乘积将其设置成丢失进位信号或进位端为高电平时所有输出均为高电平，加减运算结果在Y3时序输出。图下方所示为乘除法器的电路结构示意图，PDR3为21位寄存器，PDR4为16位，SGR16-32为16输入，32位输出的向下移位寄存器，SGR16-1为16位并行输入，向上移位串行输出移位寄存器，SGR1-16为串行输入的变位寄存器。SGR16-32和SGR1-16移位寄存器分别在图18、17中标出电路结构示意图，D/T为4位定时计数器，∑33为第33位只有一个输入的33位全加器，PDR5为33位寄存器，乘除法器的工作原理是，在Y5时序，PDR3存入总线数据和指令线Q10-14，其中Q10、11为16-32移位寄存器的设置信号，Q12为乘/除运算设置信号，Q13为浮动输出信号，Q14为下浮取值选控信号，当Q12为低电平时，乘/除法器执行乘法运算，在Y6时序，SGR16-32写入总线数据和指令数据，16位并入串出移位寄存器SGR16-1写入PDR3的低16位数据，当Y6下跳后，乘/除法器开始运算，其运算标示EN关闭CPU主时序，等待运算结束，乘/除法器启动后在每个时钟上升沿，定时计数器计数减1,16-32移位寄存器向下移动1位，当SGR16-1输出为高电平时，累加器的33位寄存器写入加运算结果，当其输出端为低电平时，寄存器保持原来结果，当定时完毕，运算结束，CPU继续运行，分别在Y7和Y8时序分别写入高、低16位结果，与以上加法器相同，因其运算结果有33位，指令线Q13的电平将决定其丢失最低位或由Q14与最高位的逻辑乘积控制其丢失最高位或在最高位为高电平时所有输出均为高电平，当PDR3存入的指令Q12为高电平时，乘除法器执行除法运算，在Y6时序，PDR4写入被除数的低16位，Y7时序SGR16-32写入总线数据，D/T写入指令数据Q10-13，同时通过三态门将PDR3、4的32位数据写入PDR5，Y7下跳沿CPU被禁止，开始进行除运算，SGR16-32通过异或阵和进位输入端Ci，以补码与累加器寄存器相加，33位累加器的第33位输出被禁示返回全加器，在每个时钟沿，1-1.6寄存器存入全加器的第33位的值，当其为高电平时，其新结果允许写入寄存器PDR5，为低电平时禁止写入新结果，当定时完毕，CPU返回运行状态，在Y8时序写入运算结果，该乘除法器的特点是并非只能单纯完成16×16/32÷16位运算，其乘运算的乘数可以为4、8、12、16共4种状态，被乘数可在1-16位间变化，而乘数的有效位数决定乘法运算的周期，通过定时器D/T实现，在除法运算中，除数也可以有4、8、12、16共4种状态。商数也可以通过D/T实现1-16位的有效取值，本图中的技术要求是16位加减法器的运算速度必须高于CPU主频，PDR2最好是透明寄存器，乘/除法器中全加器的运算速度与CPU主频没有直接关系，但也应尽可能的快，以提高运算速度，累加器中33位寄存器PDR5的写脉冲宽度应尽可能低，能达到最小脉冲宽度即可，因乘除法器与CPU的时钟端相互独立，因此在允许的条件下应将累加器的速度做得尽可能高以缩短CPU的等待时间。
图17为图16所示中16-32位移位寄存器的电路结构示意图，如图所示，通过来自PDR3的两根设置线产生译码后通过逻辑组合，可将16位总线数据分成4组，由上至下组成16、12、8、4位有效的方式送到32位向下移位寄存器的高16位输入端，其低16位输入端接地或逻辑低电平，在写允许LE上升沿写入寄存器，在LE为低电平时，在每个时钟脉冲CP上升沿，寄存数值向下移动1位，其上面不足位均添零补足。
图18为图16所示中1-16位寄存器的电路结构示意图，如图所示，其电路由1个4位计数器，1个4-16线译码器和16个共用清除、三态输出允许和数据输入，分用时钟信号的1位寄存器构成，其工作原理是计数器与寄存器被同步清除后，在每个时钟上跳时，计数器加1，译码器的输出允许将输入数据DIN写入相应寄存器，其写顺序是从最高位往下依次写入。
图19为图15所示中的CPLD的电路结构示意图，如图所示，CPLD单元由5个寄存器PDR1-5，三组8位2选1逻辑电路，两个可编程内部连线PI1、2,12个64×4/128×2位只读SRAM存储器(PI和CPLD的编写操作如图6所示的PI1-10和SRAM1-2)，三个16位和1个28位输出绶冲三态门和1个6位计数器CTR，1个4位定时器D/T有机组合而成，PDR1-5中，PDR1、2为21位，PDR3、4为20位，PDR5为4位，其中PDR1-4的输入数据的低16位来自内部数据总线，高4-5位来自CPU的指令线的Q10-13/14,PDR5的数据来自指令线的Q10-13，其中PDR1、2的第21位输出分别做为两组2选1选通逻辑电路的选控端，第1组2选1的两组8位输入分别来自PDR1的最低8位和PDR3的第9-16位，第2组的分别来自PDR2的最低8位和PDR4的第9-16位，PDR1、2的第9-20和PDR3、4的第17-20以及两组2选1的输出形成PI1的48位输入数据，PI1的另48位为12个SRAM的反馈信号，PI1的128个输出中有96个分成12×8结构分别做为SRAM的7位读地址及1位输出模式选通，另32位有16位反馈回内部总线的三态门，16位作为PI2的16位输入，PI2的另80位输入分别来自PDR1-3的1-20位输出和PDR4的第9-20位以及第3组2选1逻辑电路的输出； 8位2选1的第1组输入来自PDR4的最低8位输出，第2组中有6位来自计数器CTR，1位来自CPU的指令译码的第6读址QE5，1位来自定时器D/T的定时输出，2选1的选通信号来自PI2的第32位输出，低电平时选择第二组输入，执行顺序性读操作，最多可读64组16位的数据，该功能用于读取用户的基本设置数据；PI2的第31、32位的异或逻辑输出做为CPU的外部查表允许，与逻辑输出为直接反馈允许，做为第二、三两个输出绶冲三态门的输出选通，第二个三态绶冲门的输入来自PI2的低16位输出，第三个来自16位与异或阵，16位与异或阵的两组输入分别来自内部ETOX的数据端和外部存储器的数据端口；PI2的第29、30做为2-4线译码器的译码地址数据，其译码输出的第一个为与异或阵的内部输入允许端，在第二、三、四输出均无效时并闭内部输入端口，译码器的第二、三、四输出分别做为内部ETOX存储器的第二、三、四块的CPU内部查表片选，与异或阵由16个异或门及32个二输入与门构成，32个与门的32个输出分别做为16个2输入异或门的输入，每个二输入与门均有一个输入来自外部，两根输入选通分别由16个与门的另一输入端分享，其每个异或门相应的两个与门各分用一线，与异或阵可通过两控制线分别实现只选中两组输入中的1组做为异或门的或同时选中两组输入，经异或逻辑后输出，实现把外部加密的数据与内部ETOX的解密数据进行逻辑运算进行解密，此方案只在片外存储器的总容量达到数兆位以上才有实际价值；因为解密用ETOX存储器使用一般要用整个可选控块，即是说，以本文中所述的ETOX存储器的划分为例，要占用三块CPU可使用ETOX存储器中的至少1块，而被用于解密的ETOX存储器一般已不能兼做其它用途，PI2的第1-28位输出中，可以完全作为存储器的读地址，也可将较高几位的几个输出做为外部查表的片选输出，PI2的最低16位(在本文所述配置中)直接做为内部ETOX的CPU查表地址，经输出允许三态门后，低28位输出用于外部查址及片选信号；在CPU运算的Y10-13时序，PDR1-4存入设置数据，四位定时器D/T用于存储器的延迟等待定时，在CPU查表运算时，在Y14时序启动，当定时器内为非零数据时，其输出信号将禁止CPU的主时序计数器及4-16线运算指令控制译码器输出，在CPU从存储器内顺序性装入一些设置数据时，在其读允许EN5下跳沿，逻辑电路清除地址计数器CTR，启动定时器D/T，并将其设置为自翻转状态，在每次定时完毕，输出一个高电平脉冲，允许CTR和CPU的主时序计数器计数，装入新数据，开始下一次计数，定时器D/T的作用是用于存储器的延迟等待定时，可实现CPU主频在数倍于存储器读速度的频率下运行，最高可高于系统内读速度最慢的存储器的16倍速度运行，而且其可调性以可实现查表等待时间的非统一性设置应用于不同速度的存储器，以进一步减小不必要的等待时间，图中所示的Y10-15为CPU运算的时序译码输出，其中Y10-13分别为CPDR1-4的输入数据允许端，Y14为CPLD的逻辑运算输出控制端，Y15为存储器数据输出控制端，在Y13的下降沿，若输入端EN为高电平，其逻辑电路将输出禁止CPU主时序的运行，直到EN返回低电平，EN为来自器件编程监控系统CPU中的CPLD和PI2的刷新工作标示，表示以上两种器件中至少有一个还在进行编程，无法使用户运算体系输出可靠。图中的CTR的时钟信号与CPU的主频时钟相连，D/T的时钟信号来自PI2。图中的BUS为内部数据总线，QIN为主时序译码器的Q10-15输出，AnQE1为29位外部查表的存储器地址及输出允许片选信号。AnQE2为内部存储器的地址及片选信号，IN1、2分别为内/外存储器的输出数据线。
图20为图1所示中SRAM扩展数据绶冲存储器单元的电路结构示意图，如图所示，该单元由4个分立读写地址及数据线的1Kb位SRAM存储器和5个同步计数器，1个28位三态绶冲门及四组逻辑电路构成，四个SRAM存储器与内部总线接口的方式均为64×16位结构，其与CPU的数据交换地址由同一个6位同步计数器提供，器件选通功能端LE6、7和QE6、7来自图14所示的CPU指令译码中的两个器的相应译码输出，当这四个端口中任意1个下跳时，其逻辑电路均会产生一个窄低电平脉冲，将计数器CTR5中数据清除，然后开始计数，CTR5的时钟信号端CP与CPU主频时钟端相连，四个SRAM的外接数据线相互独立，其地址线也相互独立，由各自的时序计数器提供，其中CTR1、3为10位同步计数器，CTR2、4为6位司步计数器，CTR1-4的时钟端CP和清除端CR相互独立，均来自中央连线阵PI2，每个计数器的时钟端CP与所控相应SRAM的外设读/写控制端相连，这四个计数器均在时钟脉冲CP下跳沿计数加1，SRAM1为1位输出模式，SRAM2为16位输出模式，SRAM3为1位输入模式，SRAM4为16位输入模式，CTR2,4的12位计数数据与SRAM2的16位输出数据经三态门后与图19所示PI2的28位外部地址端共用28个输出集成电路引脚，其三态门的控制端由CPU的外部查表标示端提供，SRAM4的16位输入数据口与图19中CPU外部查表数据输入口共用1组16位输入引脚，SRAM1、3的数据线各占用1个集成电路引脚；SRAM绶冲存储单元与CPU的片外存储器查表累计起来构成47位的数据端口，SRAM绶冲存储器在电路中的作用是适用于扩展数据接口能力，两个1位输入/输出SRAM是为与上级机或遥控器进行数据交换，其两线分立可提高数据交换速度，且互不干扰，两个16位输入/输出SRAM存储器是为扩展数据体系的能力，并行输入SRAM可与A/D输换器或计数器等接口补充内部数据生成体系的不足，并行输出SRAM可与D/A转换器或显示译码器等接口补充内部信号生成体系的不足，不但这两个SRAM的数换线相互独立，而且其各的6位地址数据也分立输出，与外部数据系统构成多路数据交换体系极为方便，且外部的输入/输出体系与CPU的运作互不干扰。
图21为图1所示中输出数据寄存器阵PDR的电路结构示意图，如图所示，寄存阵由16个6位输出的寄存器构成，16个寄存器共用一组数据输入线，该数据线来自内部总线BUS的最低6位，其数据输出线相互独立，构成96位输出阵列，这96位做为图1中PI3的96个输入信号。16个寄存器均有各自独立的寄存写入控制端LE和输出允许端QE，16个输出允许端来自中央连线阵PI2的16个输出口，16个寄存写入端LE来自图1 4中的1号4-16线译码器的16个输出。
图22为图1所示中快逻辑运算单元FALU的电路结构示意图。如图所示，该单元由两个结构完全相同的逻辑体系构成，每个体系包括一个三级可编程数控倍频器和一个12位计数器、一个比较器和一个带局部输如锁存功能的3-8线译码器和16位定时器及一组逻辑电路构成，三级可编程数控倍频器的主电路分别为10为、8位和6位，第一级倍频器可通过4位设置线D0-3在1-16倍间任意设置，第二、三级则只能通过两位设置线A0、1设置成8、4、2、1四种模式，倍频器的电路结构的每一级均是由1个计数器CTR，1个数据寄存器PDR和一个减计数分频器D/F及一个4位减计数分频器D/F或8/4/2/1分频器四部分及一个逻辑或门构成，两级之间通过一组限时电路连结，其工作原理是第一级在时钟信号CP上跳后，在清除CTR数值前沿，PDR写入CTR的数据，同时将该数据装入D/F，并清除第二级CTR的数据，D/F开始减计数，计数完毕，其输出一个高电平脉冲，将PDR的数据装入自身，同时将下一级计数器数据写入其相应PDR和D/F，并清除第三级CTR数据，每次计数完毕后重复上述工作，第二级倍频器的D/F计数完毕时，除将PDR数据装入自身外，将在清除第三级计数器的数据前沿，把第三级CTR的数据写入PDR和D/F，第三级D/F的高电平输出除将自身重预置外，该信号还兼做定时译码器的定时时钟信号，其倍频结果还送到中央连线阵PI2，三级倍频器的D/F共用一个时钟信号，而三个CTR的时钟信号则是将这个共用信号经3个分频器后分别做为3个CTR的时钟信号，每一级的倍频倍数与三个分频器的分频数相同，三级倍频器的总倍频数为三级相乘之积，第一级倍频信号除兼做次两级倍频信号外，还兼做一个12位同步加计数器的时钟信号，该计数器的12位数据与设置数据通过比较器进行比较，当计数值小于设置数时，其输出端为高电平，在比较器输出下跳后，逻辑电路输出一个窄高电平脉冲，将另两组设置数据分别装入16位减计数定时器和带锁存器的3-8线译码器，定时器的输出与3-8线中一个不能被锁存的输出允许端相连，当定时设置数不为需时，定时器进行减计数，其输出端允许3-8线译码器输出译码值，3-8线的可锁存地址及输出允许和两个时钟CP及计数清除端CR均来自PI1，3-8线的译码输出及倍频输出均到PI2，倍频编程数据来自图9中的CPR15，两组各分8位，四个PDR的写允许分别来自图14中3-6号4-16译码器的最低一个输出，图中所示外部连线路一为倍频参考时钟，2、7为倍频输入时钟端，3为倍频设置数据，4、8为12位计数器清除端，5为来自CPU的指令线及内部总线，6、9为译码地址及输出允许，10、12为倍频输出，11、13为PWM译码输出。快逻辑单元用于内燃机动力特性控制，图中的倍频时钟CP和计数清除端CR分别来自与内燃机曲轴上的光电编码盘上两组光/电编码信号输出，第一组光/电盘的分度要求是在1000至5000之间，第二组的分度为内燃机缸位数量，3-8线译码器的输入来自上述光电编码器的第三组信号，最好是为等于所控内燃机缸数的绝对式光/电编码数值，该单元中的计数比较输出可用于设置汽油发动机的点火时间调节和柴油机的燃油喷射起点时间控制，3-8线译码器用于产生所控缸位的信号，当用于柴油机控制系统时，16位定时器装入油门开度系数，用于电控喷射定时；当用于汽油机控制时，16位定时器设置一个较小的常数，用于电子点火的脉宽控制，其第三级倍频输出用作接口CTU中一个定时器的时钟信号控制燃油喷射，同样能有高于汽油发动机化油器的功效。
图23为图1所示中可编程多路输出全局定时器的电路结构示意图，如图所示，该部分由1个256×16位只读型SRAM存储器和一个12位恒等比较器及两个计数器与两个互补输出的4-16线译码器构成，SRAM的写操作如图3所示中的SRAM17，这里不再介绍，SRAM的16位数据中有12位做为比较数值，与12位计数器的数值相等时，比较器COMP输出一个时钟宽度的高电平脉冲，SRAM的读地址计数器计数加1，两个互补输出的4-16译码器输出译码数值，两个4-16线译码器共用SRAM的另4位数据，两个计数器都能自动翻转。低有效译码器的一个输出可反馈回两计数器的清除端，可做为整个器件时序的总体复位信号，定时单元的两个输入CP、CR和32个输出与中央边线PI2的输出/输入端相连，该单元可用做接口CTU中计数器的采样日期和CPU以及片外器件的定时工作，16组互补输出可适用于不同端口的电平时序控制电平需求。
综上所述，从图2到图23所示的是本发明具体实施中的一种器件的各部分的具体配置方案，其内部ETOX存储器为4Mb，其中1Mb为器件配置专用，接口计数/定时单元CTU的最大接口能力为同步采集60路信号，其中有30路可为不间断的定位跟踪或可逆速度测试，与此同时还可有16路可达15种频率源的单相交流或三相可逆交流电的宽频带脉宽调制输出或多达30路的直流PWM输出，快逻辑单元可实现两台8缸以下或1台9-16缸内燃机的动力特性自动控制；CTU及FALU由同一个中央处理器CPU支持，可实现共享传感器数据和互补输出控制，达到很好的整体响应特性，CPU的主时序以查找表的方运行，使其运行方案及为灵活，没有相互牵制性；其可编程的器件配置监控器可优化整个器件及与外设器件的配置，在一般不态复杂的高级实时自动控制系统中，可实现除必要的隔离和放大电路外，在全电脉冲输入输出的情况下，由一块集成电路完成从数据采集到指令生成中的所有工作；而且其绶冲SRAM存储器和CPU的片外查找能力使其有很强的扩展能力，其自身运算能力非常强大，即使执行最复杂的运算处理(即每个大周期都要便用加/减、乘/除和更新逻辑体系和查表地址排列)也以长达800多个大周期运算，而后可在2ms以内完成，(器件编程时钟达10MHz以上，目前读速度低于100ns的ETOX存储器生产技术早以成熟，CPU主频25MHz以上，乘/除器的时钟频率在25MHz以上，这些速度要求以目前技术而言也及为成熟，即使达100MHz以上的要求也有数家生产厂能实现。)本发明的实施方式中，CPU中涉及的16个不同规模的SRAM储器和两个可编程连线阵PI的工作速度和乘/除器的累加器的速度是最为关键的技术指标，这同传统计算机中对微处理器的要求类似，在使用开发软件上，在很大成度上可采用与CPLD开发相似的程序语言，只有CPU中主时序译码和时序修正译码器的编程软件不能由现有软件实现较简捷的编程，但其专用软件的运用流程已有较成熟的构思方案，只是与本发明的生产技术没多大关系，故不在此样述。对于自动控制领域而言，其控制系统区别大，其接口能力和扩展能力、运算能力各不相同，对此一发明均有较强的适用性，对接口能力而言，改变CTU单元中各型计数器和定时器的型号和配置数量以及增减输入输出可编程连线阵PI的I/Q数量使可实现，在运算能力方面，改变内部ETOX的容量便可改变CPU的逻辑运算能力，而其余部分则无需做任何改变，且器件编程监控器的32位监控数据中在本文所述器件内只用了26位，其监控能力还有及强的扩允能力。对用户使用电路引脚而分，在上述的实施方案为例，接口输入连线阵中有96-124个可调输入；输出连线阵有96个输出，对不同引脚使用量而言，可将有相同内部构造的器件的部分输入复合在同一引脚上，因为本发明中，96个输出口均只有逻辑低电平和高阻抗两和状态，由可程连线阵PI3的96个输出端口控制，把不用的输入端口置为高阻抗，该引脚便能用于输入端，而闲置不用的复合端口置于逻辑低电平，便能实现相应输入端的抗静电能力，就上述器件而言，其接口引脚数便可构成诸如、128、144、160、176、192、208六种封装模式以适用于不同需求，可使闲置端口控制在15个以内，而47个数据端，在本发明实施方式的任何一个产品中均可保持不交，用于器件ETCX编程控制和使用的器件编程监控共同使用1组引脚，且可控制在16脚内，以8位宽度实现编程数据输入，以3-4脚做为写和擦除保护的片选控制。内外存储器各自使用自己的计数器产生读写地址，其计数器共用时钟CP、计数允许EN和清除端CR便可实现同步数据传输。其中CP由片内提供，其余两端由外部提供。对于不同用户而言，速度/功耗的要求不同，本器件虽由内部提供时钟信号，但可通过一个引脚实现可控分频，使CPU主频，乘/除器和器件编程监控器同时以各自的最高速度或其1/2速度运行，以达到不同的功耗/速度要求。以上述方案，在图文结合所述本发明的这种器件，便可构成具有相同内部构造，由192-272用户可使用端口的等系例化产品，将96个接口输出端均设计成有12mA驱动能力，30个数据输出口设计成3-6mA驱动能力。
本发明用于诸如高级轿车的智能自动控制和特殊用途机器人以及其它一些对安全系数和精度需求较高的智能自动控制，在体积和功耗以及同步响应度上均要优于由常见单片机或PC机构成的自动控制系统，而保密性也超越以上两种控制系统。对产品附加值而言，在自动控制设备中有样同机械构造和控制器件的产品，其控制核心的智能程度所带来的性能/价格比差异巨大，因此有不少不法厂商对有很好市场前景的产品通过IC解密进行仿造，以水货击市场，严重影响开发制造商的有效经济收益和消费者对产品的信任度。本发明即是针对以上三大问题而设计，能有效解决这些问题，通过单向型ETOX对器件进行硬件配置和CPU运行程序和运算程序进行加密，使之达到除最基本的输入输出口外，中间连结点完全实现隐性连接，使可测试点降到最低，即能减少电路引脚的需求量减小电路体积，有能减少为抗干扰增大输出口功耗带来的能量损耗，且内部连线的抗干扰性远高于外部连线。接口系统中的计数器和定时器单元可构成数十路以上的同步采集数据系统和脉宽调制输出能力，有效减少外部数据生成和指令生成器件的需求量，且其中所有可逆计数器均可构成不间断的精确定位跟踪，在一定程度上能用增量式光电编码器式光电编器代替绝对式光电编码器，有效降低成本和连线数量，且还可以用于可逆速度测试，加上由内部可编程连线PI用于各器件间的可变连线点的编程连接，即不失分立器件的灵活性，又能减少体积和电路引脚使用量，并且对外部信号源的采样周期可以保密，使之无法知道其间各信号源的数据精度要求，并能简化对外部印制电路板的布线要求，使之不使用或很少使用双面或多面印制电路板，减小印制电路板的面积和制造工艺。综上所述的解决方案，不但对减少控制核心的体积和功耗有很大作用，而且对减少外围器件的要求也有一定作用，特别是保密性方面，在没有得到原始的设置数据资料的情况下，是不可能通过对器件进行IC解密了解其各种设置数据而进行仿造，杜绝水货的出现，从根本上保护产品开发制造商和消费者的有效权益。
权利要求
1.由一种只能通过电路引脚进行写和擦除操作，通过引脚写入编程数据，而不能通过电路引脚读出存储数据的内部单向型ETOX存储器做为编程数据支持载体，通过SRAM型可编程内部连线PI将新型中央处理单元CPU，接口计数定时单元CTU、数控定时单元D/T和输出数据寄存阵PDR及扩展数据存储器SRAM和可编程器件编程监控器PPC等集成在一个或几个晶片上，封装在一起构成的通用型全方位自动控制专用计算机集成电路，其特征是除ETOX存储器外，其余可编程部件均为SRAM型，其编程数据共同由可编程器件编程监控器统一分配编程，对任意部分编程都可随时做任意性的压缩或扩充，且这些编程工作是在外部不可测试的全封闭状态下进行，可有效防止编程数据泄露和减少集成电路引脚的使用量，是既有类似CPLD的可在线更改配置的灵活性，又不失类似EPLD的保密性的可扩展型全方位自控电路。
2.根据要求1所述的SRAM型可编程器件，在结构上可分为SRAM存储器和SRAM型可编程连线PI两类，SRAM存储器的读写操作的地址及数据线分立，SRAM型可编程连线的编程地址及数据与使用中的输入输出分立，其共同特征是编程工作与应用可相互独立，互不干涉，可在使用的同时对已用过资源进行重新编程，特别是可使用户应用体系中时序型只读SRAM存储器的有限容量得到数倍扩允，能够消除用户数据设置与编程的冲突现象，并能在线更改器件配置，实现不同控制系统功能。
3.根据要求1所述的可编程内部连线PI，是用于器件内外那些需随配置变化而改变的功能端或数据端的编程连结，将需随配置变化的端口分片集中在连线阵的输入输出端，由用户根据须要自行编程连结，可编程连线在使用上可分为两类，一类是用于各功能器件间之的相互连结；另一类是用于器件端口与集成电路引脚输入输出端连结；前一类的作用是为在不影响可变连接功能的条件下，不占用电路引脚，后一类是为了优化与外部连结的灵活性及减少不必要的引脚占用量，可编程内部连线在本类器件内的特征是即可减少不必要的集成电路引占用量和对印制电路板布线的要求，又可以防止中间连结点被测试，对内部硬件资源的运用分布及信号传输加密，并具备可在线改变连线的条件。
4.根据权利要求1所述的新型中央处理单元，完全改变了传统方案，其结构由两级可编程进位型计数器构成时序周期的大小两种循环，采用只读型SRAM存储器做为主时序指令译码器和时序修正译码器构成指令生成体系，由可编程的加减器，乘除器和高速刷新型CPLD及可编程存储器读操作控制体系构成运算处理体系；采用SRAM型只读存储器以查找表的方式运行，与两级可编程级连计数器结合使用构成指令生成体系的特征是即可在不必进行逻辑运算的小循环中取消逻辑运算时序，又可在修正时序使指令读址量倍增，其修正原理是以在必要时序修改该时序的译码器的读地址，改变输出数据实现指令的修正，可有效简化电路构造和开发程序增强其随意性，且分立的读写操作体系具备隐性扩充译码能力的条件。
5.根据权利要求4所述的可编程乘除器，在不同指令下可实现乘除运算的变换和运算时输出数据位的变化，其电路结构采用移位寄存器与累加器经逻辑变换控制的方案，使其结构简单，且运算速度快，每次乘除运算不超过16个时序周期，且能通过指令代码减少不必要的时钟周期和有效输入数位；其特征是将累加器与每个时序下移一位的移位寄存器输出经异或逻辑门后相加，并由相应数据控制在该周期中器是否更新新运算结果，通过累加器与移位寄存器的原码或补码相加而实现乘除运算变换，且其乘积经输出逻辑门有三种输出方式以满足不同的需求。
6.根据权利要求4所述的CPLD，其使用结构与常见CPLD相似，只是每个SRAM存储单元较小，且只能作为只读存储器，但在编程结构上采用了宽位编程方案，将其分段后实现多组同步编程，其刷新只需16个可高达10MHz以上的时钟周期，可快速改变逻辑配置，运用于微处理体系中的逻辑运算，可提高其高于传统ALU的逻辑运算能力，在宽位逻辑运算中有高于单纯存储器查找表的优势，可减少对存储器容量的需求，在一般逻辑运算上可完全取代存储器，且其一组输出用于存储器的查表地址参数，对可进行一定规律性逻辑运算，将宽位输入变窄后传送给存储器，以减少不必要的存储器空间占用量，且存储器查表地址及片选由一个与CPLD编程分立的可编程连线PI构成，可灵活改变地址分布，解决资源需求不均等的矛盾，且其编程只需256位数据，逻辑运算单元的特征是以高速刷新型CPLD取代ALU中的逻辑运算部分，使其逻辑运算能力远远超过目前单片机的逻辑运算能力，在很大程度上可取代以前只能通过存储器查找表才能实现的逻辑运算，且CPLD全局更新所需编程数据不多，相同的运算的存储器资源占用量一般都只有单纯存储器表运算的一小部分，加上查表地址分布可随意变化，且部分可来自CPLD的运算结果，因此可使微处理体系中存储器资源的需求量减少。
7.根据权利要求1所述中的快逻辑运算单元FALU是根据内燃机控制的特点而专门设计，由一个可编程三级数控倍频器和一组计数值比较器及一组带脉宽调制的译码电路构成，与内燃机曲轴联动的光/电编码盘匹配，把电脉冲信号经过初级倍频后用于汽油机点火时间或柴油机燃喷射起点时间的调节，三级倍频后用于油路控制，该单元有极大的自处理能力，应用于对时间性要求高的内燃机动力特性自控，只需由CPU提供两组自控的数据，其特征是能够将较宽频带的脉冲波经三级可编程数控倍频器将其频率提高上百倍后，也能保持进似波形，可将100KHz以内的光电输入信号提高多倍，达到更高的分辨率；满足内燃机特性控制的特点和光电编码器目前的技术特性，采用计数值比较器的高速应变能力用于点火起点时间设置，脉宽调制译码用于油路开度控制，三者结合使用具有很高的独立性和速度响应性及与系统统CPU的谐调性。
8.根据权利要求1所述的内部单向型ETOX存储器，在读操作体系上分为至少四片以上有独立地址及数据线的等容块，其中有一片只有一组地址及数据线，为器件编程配置专用，其余均可通过有互锁关系的两组读地址线通过2选1逻辑电路后可任选其中一组，其输出数据可通过两组256位三态门后向期中一组输出数据，其输出端口选通与读地址联动控制，这些存储器的输出组成两组总线结构，其中一组为器件编程数据，另一组通过16个16位三态门后形成16位的宽度，作为内部用户数据存储器的输出数据，其读地址数据分别来自器件编程监控器的ETOX读地址计数器和CPU的查找表寻址地址连线PI的输出；在写和擦作操作上，ETOX存储器的可为非对称的保护块结构，但对于配置数据专用存储块的要求是为整体保护结构，不允许分区间进行写和擦除操作，其于分块则无此要求，内部单向型ETOX存储器的特征是，只能通过集成电路引脚输入编程数据，在读操作上分配成四片以上有独立地址及数据线的等容块，其中一块为器件编程配置专用；其余块的地址线有两组，通过2选1电路选其一，其输出数据通过两组三态门后形成两组输出，可兼作为器件编程配置用或用户数据存储器，使之灵活的进行存储器资源分配，能在互不干涉的情况下同步进行器件编程和CPU寻址查表，可适用于不同的应用场合，优化整个控制体系的结构，其中的配置数据专用块的数据不能被外部读出，其余的数据虽能通过CPU后向片外输出存储数据，但前提是在ETOX监控器允许的情况下，ETOX监控器的数据可完全由配置数据专用块提供，以这种结构方案不但可以灵活分配内部存储器资源，尽可能减少对外部存储器的需求量，更重要的是可以防止存储数据的有外泄，增强其控制核心的保密性能，更有效保护系统开发制造商的开发权益。
9.根据权利要求1所述的SRAM扩展数据绶冲存储器单元是由分立读/写地址及数据线的SRAM存储器构成，其中两个为输入数据绶冲存储器，两个输入为输出数据绶冲存储器；两个输入绶冲存储器中，一个为16位并行输入，另一个为串行输入；16位并行输入存储器的写地址数据可通过电路引脚输出，该存储器主要用于外部数据生成体系的数据暂存，如A/D输换输出，其地址数据可用于多路数据输入模式时的选通地址；串行输入存储器主要用于接收上级机或遥控器的指令参数；两个输出绶冲存储器中的一个为16位并行输出，另一个为1位串行输出；并行输出的读地址数据也可以通过引脚输出，该存储器主要用于存放执行指令参数，如D/A转换的数据；串行输出主要用于将部分需处理数据发送给上级机或遥控器；4个SRAM与CPU的数据交换由CPU的指令系统分步交换，而与外部的数据交换则可同步进行，互不干涉，该单元的特征是可构成与CPU间接联系的数据交换体系，四个部分与外设器件可实现同步数据交换，且不干扰CPU的正常运行，可减少不必要的中断。
10.根据权利要求1所述的器件编程监控器，其结构是由于4个分立读写地址及数据线的SRAM存储器和一些计数器和定时器、译码器及基本逻辑电路有机结合而成，其特征是在器件上电后通过内部RC电路的充电延迟特性启动原始化设置程序，将器件配置专用ETOX存储器的最低地址位的数据下载到SRAM型主编程控制数据存储器，并在上述程序开始两个时钟周期后自动将上述SRAM存储器的最低地址位的数据下载到器件执行模式设置数据存储器，在上述程序结束后开始使用可编程的器件编程控制程序，对器件进行可任意调节的编程设置，体系内的另两个SRAM存储器及相应器件构成缓冲单元，在上级编程控制器的支持下可将ETOX存储器的数据进行缓冲存储后进行短字节的编程，可与上级编程控制器同步运行，达到进一步提高编程速度和灵活性的目的，通过执行模式设置端可对主编程控制数据存储器进行原始化设置，更改器件配置及CPU的执行模式，器件执行模式设置数据存储器的读地址数据与执行模式设置端由集成电路引脚提供，能灵活的进行运作模式变换。
全文摘要
本发明是由内部ETOX存储器支持，通过SRAM型可编程内部连线将新型中央处理单元和可实现多路同步数据采集及终级指令生成的接口计数定时单元及内燃机自控的快逻辑单元有机结合构成系统主体，配以扩展数据绶冲存储器和数控定时器及器件编程自监控器等辅助电路，集成在一个或几个硅晶片上封装成集独立性与扩展性于一身的通用型自控核心电路，能提高自控系统的整体谐调，响应性和保密性及在线升级能力，有效降低其体积和功耗。
文档编号H01L27/10GK1317799SQ0011283
公开日2001年10月17日 申请日期2000年4月10日 优先权日2000年4月10日
发明者黄松柏 申请人:黄松柏