专利名称：用来降低全局图形密度效应的智能栅层填充方法
发明的背景发明领域本发明一般涉及到集成电路设计领域。更确切地说，本发明涉及到半导体衬底上的栅层填充。
相关技术的描述在半导体工艺中，模拟填充图形已经被用于扩散掩模和金属掩模中来防止化学机械抛光(CMP)凹弯效应并使器件之间的图形密度变化的效应减为最小。例如，在常规浅沟槽隔离工艺中，N+和P+扩散岛被氧化物填充的沟槽隔离。浅沟槽的制作涉及到将硅沟槽图形腐蚀进入硅沟槽，并随后用厚的氧化物层填充沟槽。然后用诸如CMP、抗蚀剂回腐蚀、或氧化物回腐蚀之类的工艺对氧化物层进行整平。在这些情况下，抛光速率或腐蚀速率是图形密度的函数，图形密度被定义为被扩散图形占据的面积百分比。
为了确保整个晶片或衬底上氧化物的均匀清除，理想情况下的图形密度应该在整个面积上保持比较一致。为了得到比较均匀的图形密度，常常用模拟扩散图形来填充半导体衬底上的“空白区域”即场区。在用模拟填充图形填充空白区域之后，半导体衬底上的电路区(例如密集的扩散图形)和场区将具有比较相似的图形密度。应该指出的是，此处也称为填充图形扩散区的模拟填充图形，不被用来制作有源半导体器件。而是被用来产生更为均匀或恒定的扩散图形密度。
模拟填充图形在本技术领域中是众所周知的，例如在题为“获得低电容扩散图形填充的方法”的美国专利No.5923947中，和题为“改进互连平整性的模拟填充图形”的美国专利No.5854125中，有所描述。此处将这些专利公开列为参考。
在常规应用中，模拟填充图形常常被用于半导体衬底上的空白区域，致使通常得到大约50％的全局图形密度而不管原来的电路密度如何。不幸的是，虽然这种安排对于扩散和金属掩模工作的相当好，但由于终点信号以及多晶硅对氧化物的腐蚀选择性变坏，一般对于栅掩模是不可接受的。例如，
图1A的曲线示出了多晶硅腐蚀等离子体在520nm下的发光强度与腐蚀时间的函数关系。在此曲线中，被用来推测晶片抛光的终点的终点信号的强度被示为表现出明显地依赖于多晶硅图形密度而变化。特别是，图形稀疏的多晶硅层102的终点明显地不同于图形密集的多晶硅层104的终点。
另一方面，图1B的曲线示出了多晶硅对氧化物的选择性110明显地随数字化百分比的变化，此数字化百分比是被光刻胶覆盖的多晶硅表面的百分比。这一变化导致具有更多光刻胶的图形的选择性更低。如所示，当数字化百分比从0增加到50％时，多晶硅对氧化物的选择性基本上降完了。
尽管常规栅掩模中的填充图形有这些缺点，但由于它们倾向于减小诸如电学临界尺寸(CD)、有效沟道长度Leff之类的多晶硅线宽度或临界尺寸，故还是经常被用于栅掩模。这些变化通常来自于器件之间全局图形密度的变化。例如，图1C的曲线示出了改变栅图形密度对示例性n沟道晶体管的电学临界尺寸112和有效沟道长度114的影响。此曲线的图形密度范围包括了常规制造工艺所用的典型设计参数范围。如所示，n沟道晶体管的电学临界尺寸和有效沟道长度Leff明显地依赖于栅层处的全局图形密度。特别是，可归咎于图形密度的总变化显示出对电学临界尺寸约为25％，而对Leff约为10％。如本技术领域熟练人员能够理解的那样，在半导体工艺中，特别是在亚微米工艺中，这种明显的变化一般是不可取的。
在集成电路制造过程中，精确地控制多晶硅线的临界尺寸和腐蚀选择性是至关重要的，因为它们影响到晶体管的电学特性。对于制造专用集成电路(ASIC)，精确地控制这些参数是特别关键的，因为ASIC通常表现出晶体管密度和布局的大的变化。
于是，所需要的是一种用来确定并填充栅层，以便得到特定的目标图形密度，从而减小临界尺寸变化，同时又将终点信号和多晶硅对氧化物的选择性的变坏减为最小的方法。
发明的概述广义地说，借助于提供用模拟填充图形来智能填充多晶硅栅层以产生特定的目标图形密度的方法，本发明满足了这些需要。应该承认的是，本发明能够以包括工艺、装置、系统、器件、计算机可读媒质中的程序指令、或方法的各种各样的方式来实现。下面描述本发明的几个创造性实施方案。
在一个实施方案中，本发明提供了一种用模拟填充图形来智能填充栅层以产生目标图形密度的方法。同时提供确定栅层上的栅区的栅布局与确定半导体衬底上的有源扩散区的扩散区布局。对于栅布局，确定图形密度。然后确定不被栅区和扩散区占据的区域。此外，在一组预定的填充图形中提供图形密度范围。各个预定的填充图形具有多个模拟填充图形，并与所提供的图形范围内的图形密度相关。在预定的填充图形组中，选择一个预先填充图形来产生目标图形密度。然后，借助于将由选择的预定的填充图形组成的模拟填充图形置于未被栅区和扩散区占据的区域中，来填充栅层。在这样做的过程中，当与栅布局的图形密度组合时，目标图形密度被提供在栅层中。
在另一个实施方案中，本发明提供了一种用来确认模拟填充在栅层中的位置以产生目标图形密度的自动方法。此方法包括(a)提供一种栅布局和扩散区布局，多晶硅栅布局确定栅区，而扩散区布局确定半导体衬底上的扩散区；(b)确定半导体衬底上的栅掩模的图形密度；(c)产生由栅区和扩散区组成的组合联合区；(d)将组合联合区反转，以确认未被栅区和扩散区占据的区域；(e)提供一组与图形密度范围相关的预定的填充图形，各个预定的填充图形具有多个模拟填充图形并与图形密度范围内的一个图形密度相关；(f)通过预定的填充图形逐步逼近并选择一个预定的填充图形，用来产生目标图形密度；以及(g)将选定的预定的填充图形的模拟填充图形置于确认的未被栅区和扩散区占据的区域中，其中，被放置的模拟填充图形在与栅区组合时，产生栅层中的目标图形密度。
在又一个实施方案中，公开了一种方法，用来将栅层从扩散填充图形填充到目标填充图形密度。此扩散填充图形确定半导体衬底上的模拟填充图形。在此方法中，提供了确定半导体衬底上的栅区的栅布局。然后，模拟填充图形区域和栅区被组合，以产生组合的联合区。此外，确定组合联合区的图形密度。根据确定的图形密度，修改扩散填充图形的尺寸，以产生待要填充以产生目标填充图形密度的被修改了尺寸的扩散填充图形区域。然后，被修改了尺寸的扩散填充图形区域被填充，以便在与栅区组合时，提供栅层中的目标填充图形密度，从而明显地降低全局图形密度效应。
本发明有利地智能填充栅层，以提供相同的总图形密度。借助于把特定的全局图形密度作为目标，本发明的智能填充方法减小了诸如电学临界尺寸和有效沟道宽度之类的临界尺寸的变化。此外，填充到目标图形密度的栅层，用来将终点信号和例如多晶硅对氧化物的腐蚀选择性的变坏以及来自对栅氧化物更大的冲击的微沟槽减为最小。
从结合附图以举例的方法说明本发明原理的下列详细描述中，本发明的其它情况和优点将变得明显。
附图的简要说明利用结合附图的下列详细描述，将容易理解本发明，其中相似的参考号表示相似的结构元件。
图1A的曲线示出了多晶硅腐蚀等离子体在520nm下的发光与腐蚀时间之间的关系。
图1B的曲线示出了多晶硅对氧化物的选择性随数字化百分比的明显变化，此数字化百分比是被光刻胶覆盖的多晶硅表面的百分比。
图1C的曲线示出了改变栅图形密度对示例性n沟道晶体管的电学临界尺寸和有效沟道长度的影响。
图2示出了根据本发明一个实施方案，用模拟填充图形来填充多晶硅栅层以产生目标图形密度的示例性方法的流程图。
图3A-3E示出了根据本发明一个实施方案，用模拟填充图形来填充多晶硅栅层至所需目标图形密度的部分半导体晶片的示意俯视平面图。
图4示出了根据本发明另一个实施方案，用模拟填充图形来填充多晶硅栅层，以便从现有扩散填充图形产生目标图形密度的示例性方法的流程图。
图5A-5C示出了根据本发明一个实施方案，用来将多晶硅栅层从预先存在的扩散填充图形填充到目标填充图形密度的部分半导体晶片的示意俯视平面图。
优选实施方案的详细描述在本发明的下列详细描述中，提出了用模拟填充图形来智能填充多晶硅栅层以产生特定的目标图形密度的方法的大量具体的细节，以便提供对本发明的透彻理解。但对于本技术领域的熟练人员来说，显然本发明可以不用这些具体细节中的某些或全部来加以实施。在其它的情况下，为了不使本发明不必要地难以理解，没有描述众所周知的电路、系统、以及工艺操作。
本发明提供了用模拟填充图形来智能填充一个层以产生所需目标图形密度的方法。待要填充的层可以包括诸如多晶硅、非晶硅、硅化物、金属之类的材料。在下列实施例中，用示例性多晶硅栅层来描述这些方法。但应该承认的是，本发明的方法同样可以应用到诸如扩散层和金属层之类的其它的层。
图2示出了根据本发明一个实施方案，用模拟填充图形来填充多晶硅栅层以产生目标图形密度的示例性方法的流程图。半导体晶片或衬底上的多晶硅栅层的目标图形密度可以被设定为任何所需的图形密度。如此处通篇使用的那样，目标图形密度可以是一个特定的图形密度或特定图形密度的一个范围。在这一方法中，能够被用来产生各个掩模的多晶硅栅布局和扩散区布局，在操作202中被提供。多晶硅栅布局确定多晶硅栅区，而扩散区布局确定有源扩散区。然后，在操作204中，例如借助于用总多晶硅布局面积除多晶硅栅区，来确定多晶硅栅布局的图形密度。
在确定多晶硅栅布局的图形密度之后，在操作206中确定未被多晶硅栅区和扩散区占据或覆盖的面积。例如，可以借助于首先组合多晶硅栅区和扩散区再将组合区反转，来确定未被占据的面积。此外，可以将未被占据的面积按预定量缩小，以提供缓冲区。此缓冲区确保将要被置于未被占据区域中的后续的填充图形不会与组合的多晶硅栅区和扩散区相接触。
一旦确认了未被占据区域的位置，就在操作208中提供预定填充图形组中的图形密度范围。各个预定填充图形被预先设计成包括多个模拟填充图形并在例如5-50％范围内与图形密度相关。预定的填充图形组最好被提供在能够加载到计算机存取存储器上的表格中。
然后在操作210中对预定的填充图形进行存取，并一次一个地逼近，直至一个预定的填充图形被选择来产生目标图形密度。在这一操作中，预定的填充图形被置于缓冲区外面的区域中，以便确定预定的填充图形的组合的总图形密度和多晶硅布局。在这样做的过程中，能够最接近于产生多晶硅栅层的目标图形密度的一个预定的填充图形，被选择来产生与多晶硅栅区组合时的目标图形密度。在操作212中，根据被选择的预定填充图形，借助于将选定的预定填充图形的模拟填充图形置于未被多晶硅栅区和扩散区占据的区域中，多晶硅栅层被填充。特定目标图形密度在多晶硅栅层中的产生，使得能够精确地控制临界尺寸(例如多晶硅线或栅的宽度和分布)以及多晶硅对氧化物的腐蚀选择性。
图3A-3E示出了根据本发明一个实施方案，用模拟填充图形来填充多晶硅栅层至所需目标图形密度的部分半导体晶片(例如衬底)300的示意俯视平面图。半导体晶片部分300可以包含任何数目的集成电路芯片(IC)，其中各个可以包括任何适当数目的晶体管。晶片部分300确定了本发明所用的布局的总面积。如此处所用的那样，术语“面积”表示层中的空间或位置，并可与术语“区域”互换。
图3A示出了根据本发明一个实施方案的覆盖晶片部分300的扩散区布局302和多晶硅栅布局304的示意俯视平面图。扩散区布局302确定了扩散层并包括扩散区布局区域302A和302B，而多晶硅栅布局304确定了多晶硅栅层并包括多晶硅栅区304A和304B。对于多晶硅栅布局304，可以例如借助于用晶片部分300的总面积除多晶硅栅区304A和304B，来确定其图形密度。在一个实施方案中，若多晶硅栅布局的图形密度为20％以上，则不需要多晶硅填充。在这种情况下，仅仅在多晶硅栅布局304的原来的图形密度小于20％时，才产生新的多晶硅栅布局。
根据扩散区布局302和多晶硅栅布局304，来计算被扩散区布局区域302A和302B以及多晶硅栅区304A和304B占据的总面积。例如，借助于在扩散区布局302和多晶硅栅布局304之间执行“或”操作，能够计算扩散区布局区域302A和302B以及多晶硅布局区304A和304B的总面积。
根据一个实施方案，图3B示出了得到的由扩散区302A和302B以及多晶硅栅区304A和304B组成的组合联合区域306A和306B。扩散区和多晶硅栅区302A、302B、304A、和304B的联合用来协调多层布局的填充。特别是，组合联合区域306A和306B的确定，规定了不放置填充图形的区域。
相反，为了确定随后要放置填充图形的区域，未被组合联合区域306A和306B占据的区域被确定为图3C所述的反转区域308所示。例如，将组合区域306A和306B反转，能够计算反转区域308。反转区域308的轮廓确保了填充图形将仅仅被置于组合联合区域306A和306B外面的区域中。
根据一个优选实施方案，反转区域308被进一步缩小预定量312A和312B，以便提供缓冲区310，从而产生新的尺寸缩小的反转区域314。如图3D所示，缓冲区310包括分别具有使组合联合区域306A和306B尺寸增大的作用的区域310A和310B。此缓冲区310按尺寸构成，以便进一步确保填充图形不会被置于组合联合区域306A和306B上。缓冲区310A和310B的构造是预定量312A和312B的函数，最好沿所有方向尺寸相同。预定量312A和312B的尺寸可以在0.2-50μm之间，在0.5-10μm之间更好，而1μm最好。
建立图2流程图所述的预定填充图形组的操作208，涉及到产生具有相关图形密度的预定填充图形组。在一个实施方案中，可以产生预定填充图形组，以便提供最好在5-50％之间的所需图形密度范围。然而，也可以采用任何其它的所需图形密度范围。各个预定的填充图形包括用来提供唯一的填充密度的多个预先设计的模拟填充图形。填充图形最好被提供成相关填充密度增量相等，例如1％、2％、5％、10％、15％等，以便提供所需的图形密度粒度。例如，小的图形密度增量(例如1％，2％)可以提供精度更高的精细粒度。相反，例如10％图形密度的更大的增量将相应地提供更粗糙的图形密度粒度。但应该承认的是，可以以任何适当的增量来提供任何适当数目的预定填充图形，以便提供所需的图形密度粒度。
下面的表1以表格的形式示出了由具有相应的图形密度的预定填充图形F1-F10组成的一个示例性组。
表1
如表1所示，预定的填充图形Fi(F1-F10)表现增量为5％的图形密度。可以用任何适当的图形，例如正方形、矩形、十字形、T形、L形等，来设计填充图形Fi，以便得到所需的填充图形密度。用各种图形来设计填充图形，在本技术领域中是众所周知的，并在例如此处列为参考的题为“用来改进互连平整度的模拟填充图形”的美国专利No.5854125中有所描述。
举例来说，可以根据设计规则宽度的线来产生预先设计的填充图形，其中线之间的间隔是变化的，以得到所需的全局图形密度。对于简单的多晶硅线/间隔填充图形，可以借助于估算S＝[L(1-Fi)]/Fi，从设计规则线宽L来计算间隔宽度S。例如若L为0.15μm，则F1的S为2.85μm，F2的为1.35μm，F3的为0.85μm，等等。
然后一次一个地存取预定的填充图形，直至如前面图2的操作210所述确认提供多晶硅栅布局所需的目标图形密度的预定填充图形。在一个实施方案中，预定填充图形F1-FN被相继存取，用来选择最佳的预定填充图形。例如，借助于执行“与”操作，将尺寸缩小的反转区域314与填充图形Fi组合起来，以产生覆盖或交叉填充区Gi。然后，借助于执行“或”操作，将覆盖填充区域Gi与原来的多晶硅栅区304A和304B组合起来，以产生组合联合区域Xi。若联合区域Xi的图形密度不在目标图形密度或目标图形密度范围以内，则可以借助于增加指标变量i，用下一个预定填充图形来计算Gi和Xi。
另一方面，若联合区域Xi的图形密度为目标图形密度或在目标图形密度范围以内，则预定的填充图形Fi被选定。选定的填充图形Fi于是确定了待要用模拟填充图形填充，以便在与原来的多晶硅栅区组合时产生目标图形密度的栅层区域316。选定的填充图形Fi则能够被用来产生新的多晶硅栅布局，如图3E所示，它具有与原来的多晶硅栅区组合的所需的目标图形密度。
根据本发明的另一个实施方案，图4示出了用模拟填充图形来填充多晶硅栅层，以便从现有扩散填充图形产生目标图形密度的示例性方法的流程图。此方法开始于在操作402中提供预先存在的扩散区填充图形和多晶硅栅布局。现有的扩散区填充图形确定了晶片或衬底上的模拟填充图形区域，而多晶硅栅布局确定了多晶硅栅区。在操作404中，模拟填充图形区域与多晶硅栅区组合，以产生组合联合区域。例如，借助于执行“或”操作，能够组合扩散区填充图形和多晶硅掩模。然后，在操作406中，确定组合联合区域的图形密度。例如，组合的模拟填充图形区域和多晶硅栅区可以被布局的总面积除，以便计算图形密度。
然后，在操作408中，可以根据确定的图形密度来修改扩散区填充图形的尺寸。具体地说，扩散区填充图形的填充图形区域的尺寸被修改来产生待要被填充以得到所需目标图形密度的尺寸被修改的扩散区填充图形区域。然后，在操作410中，尺寸被修改的模拟填充图形区域被填充，以便在与原来的多晶硅栅区组合时产生多晶硅栅层中的目标填充图形密度区域。多晶硅栅层中所需的目标图形密度的产生，于是用来精确地控制临界尺寸(例如多晶硅线或栅的宽度和分布)以及腐蚀选择性。
根据一个实施方案，图5A-5C示出了用来将多晶硅栅层从预先存在的扩散填充图形填充到目标填充图形密度的部分半导体晶片(例如衬底)500的示意俯视平面图。半导体晶片部分500可以包括任何数目的IC芯片，其中各个又可以包括多个晶体管。此晶片部分500确定了此实施方案中的布局的总面积。
图5A示出了扩散区填充图形的示意俯视平面图，它在部分半导体晶片500上具有多个扩散区填充图形502。多晶硅栅布局504和扩散区布局506被提供在晶片部分500上。多晶硅栅布局504确定了多晶硅栅层并包括多晶硅栅区504A和504B。另一方面，扩散区布局506确定了扩散层并包括有源扩散区506A和506B。多晶硅栅区504A和504B可以与扩散区506A和506B一起被用来形成晶体管。
然后，将多晶硅栅区504A和504B与扩散区图形502组合，以便产生图5B所示的组合联合区域508。在一个实施方案中，借助于在扩散区图形502和多晶硅栅区504A和504B上执行“或”操作而产生组合联合区域508。然后，例如借助于用晶片部分500的总布局面积除组合联合区域508的面积而计算组合联合区域508的图形密度。
在一个实施方案中，若组合联合区域508的图形密度在可接受的目标图形密度范围(例如20％-30％)以内，则组合联合区域508被用作最终的多晶硅填充布局。另一方面，若图形密度大于目标密度，则由扩散区图形502确定的扩散区布局的尺寸被缩小。扩散区布局的尺寸缩小被执行，以便产生具有需要填充的模拟填充图形区域的尺寸被修改的扩散区填充图形，从而得到所需的目标密度。例如，若需要填充的填充图形面积小于原来的填充图形面积，则将原来的填充图形缩小。相反，若需要填充的填充图形面积大于原来的填充图形面积，则可以将原来的填充图形增大，以便得到产生所需目标密度的尺寸被修改的填充图形。但若面积相等，则无需修改尺寸。
图5C示出了晶片部分500的示意俯视平面图，描述了根据本发明一个实施方案的尺寸被修改了的填充图形区域510。如所示，原来的填充图形502已经被缩小成新的填充图形510，然后将其填充以产生目标图形密度。然后，借助于将新的填充图形区域510与原来的多晶硅栅区504A和504B进行组合，可以产生具有目标图形密度的最终多晶硅布局。
应该指出的是，本发明各个实施方案的被填充的模拟填充图形将不被电连接到晶片部分300和500上的任何有源器件。从总的图形密度的观点看，填充图形的准确设计并不关键。但填充图形最好被设计成具有合理分布的线和间隔，以便证实设计规则并尽量减小其它不希望有的效应。例如，填充图形可以具有设计规则线宽，其中线之间的间隔被改变，以便得到所希望的全局图形密度。
于是，本发明用模拟填充图形智能地填充了栅层，从而得到特定的目标图形密度。虽然用多晶硅栅层描述了本发明，但同样适合于诸如扩散层和金属层的其它层，以及诸如多晶硅、非晶硅、硅化物、金属之类的其它层材料。用这种特定的全局图形密度作为目标，此智能填充方法减小了临界尺寸的变化。此外，这种栅布局用来尽量减小例如终点信号和多晶硅对氧化物腐蚀选择性的变坏。
举例来说，若电路设计中出现的最高图形密度为30％，则仅仅加入足够的填充以便将整个设计提高到30％。若对于一种设计，30％的图形密度导致可接受的终点信号强度和多晶硅对氧化物的选择性，则对于其它的IC设计通常也是可接受的。作为变通，可以选择例如20％的较低的图形密度目标。在这种情况下，填充可能仅仅被加入到图形密度低于较低的图形密度目标的产品中，以便使图形密度达到20％。在这样做的过程中，减小CD变化的一个好处是尽量减小了对终点信号强度或多晶硅对氧化物选择性的冲击，特别对于低图形密度更是如此。
虽然根据一些优选实施方案已经描述了本发明，但在本发明的范围内存在着变通、变更、和等效情况。还应该指出的是，存在着实现本发明的方法、器件、和系统的变通方法。因此认为下列所附权利要求包括了本发明构思与范围内的所有这种变通、变更、和等效情况。
权利要求
1.一种用模拟填充图形来智能填充栅层以产生目标图形密度的方法，它包含提供栅布局和扩散区布局，栅布局确定栅层上的栅区，而扩散区布局确定半导体衬底上的有源扩散区；确定半导体衬底上的栅布局的图形密度；确定不被栅区和扩散区占据的区域；在一组预定的填充图形中提供图形密度范围，各个预定的填充图形具有多个模拟填充图形，并与所提供的图形范围内的图形密度相关；以及从预定的填充图形组中，选择一个预定的填充图形来产生目标图形密度；以及借助于将由选择的预定填充图形组成的模拟填充图形置于未被栅区和扩散区占据的区域中来填充栅层，以便在与栅布局的图形密度组合时提供栅层中的目标图形密度。
2.权利要求1所述的方法，其中的栅层由选自多晶硅、非晶硅、硅化物、和金属的材料组成。
3.权利要求1所述的方法，其中的栅层是多晶硅栅层，而栅布局是多晶硅栅布局。
4.权利要求1所述的方法，还包含借助于组合被选定的预定填充图形和栅布局以提供栅层中的目标图形密度而产生栅层布局。
5.权利要求1所述的方法，其中确定不被栅区和扩散区占据的区域的操作包含产生由栅布局的栅区和扩散区以及扩散区布局组成的组合联合；以及将组合联合反转，以便产生不被栅区和扩散区占据的区域。
6.权利要求5所述的方法，其中表示不被栅区和扩散区占据的区域的联合的反转，被缩小预定的量，以便提供缓冲区来确保被选定的预定填充图形的模拟填充图形不接触到栅区和扩散区。
7.权利要求6所述的方法，其中的预定量在0.2-50μm之间。
8.权利要求5所述的方法，其中借助于通过预定填充图形组进行逼近，并确定在与栅布局的图形密度组合时产生的相关图形密度，而选择预定的填充图形。
9.权利要求1所述的方法，其中预定填充图形提供5-50％的图形密度范围。
10.权利要求1所述的方法，其中只是当栅布局的图形密度低于20％时，栅层才被填充到目标图形密度。
11.一种用来确认模拟填充在栅层中的位置以产生目标图形密度的自动方法，它包含提供一种栅布局和扩散区布局，栅布局确定栅区，而扩散区布局确定半导体衬底上的扩散区；确定半导体衬底上的栅布局的图形密度；产生由栅区和扩散区组成的组合联合区；将组合联合区反转，以确认未被栅区和扩散区占据的区域；提供一组与图形密度范围相关的预定的填充图形，各个预定的填充图形具有多个模拟填充图形并与图形密度范围内的一个图形密度相关；通过预定的填充图形组逐步逼近并选择一个预定的填充图形，用来产生目标图形密度；以及将选定的预定填充图形的模拟填充图形置于被确认的未被栅区和扩散区占据的区域中，其中，被放置的模拟填充图形在与栅区组合时，产生栅层中的目标图形密度。
12.权利要求11所述的方法，其中的栅层由选自多晶硅、非晶硅、硅化物、和金属的材料组成。
13.权利要求1所述的方法，其中的栅层是多晶硅栅层，而栅布局是多晶硅栅布局。
14.权利要求11所述的方法，其中被放置的模拟填充图形被填充在栅区中，以便提供目标图形密度。
15.权利要求11所述的方法，其中借助于组合被放置的模拟填充图形和栅区来产生栅层布局以提供栅层中的目标图形密度。
16.权利要求11所述的方法，其中预定的填充图形组被构造成位于不被栅区和扩散区占据的区域中，用来确定与栅层的图形密度的组合中的相关图形密度。
17.权利要求11所述的方法，其中组合联合区的反转被缩小预定的量，以便提供缓冲区来确保被放置的模拟填充图形不接触到栅区和扩散区。
18.权利要求17所述的方法，其中的预定量在0.2-50μm之间。
19.权利要求11所述的方法，其中预定填充图形被用来提供5-50％的图形密度范围。
20.权利要求15所述的方法，其中只是当栅布局的图形密度低于20％时，才产生具有目标图形密度的栅层布局。
21.权利要求11所述的方法，其中的扩散区是有源扩散区。
22.一种用来将栅层从扩散填充图形填充到目标填充图形密度的方法，此扩散填充图形确定半导体衬底上的模拟填充图形，此方法包含提供确定半导体衬底上的栅区的栅布局；组合模拟填充图形区域和栅区，以产生组合联合区；确定组合联合区的图形密度；根据所确定的图形密度，修改扩散填充图形的尺寸，以产生待要填充以产生目标填充图形密度的被修改了尺寸的扩散填充图形区域；以及填充修改了尺寸的扩散填充图形区域，以便在与栅区组合时，提供栅层中的目标填充图形密度，从而明显地降低全局图形密度效应。
23.权利要求22所述的方法，其中的栅层由选自多晶硅、非晶硅、硅化物、和金属的材料组成。
24.权利要求22所述的方法，其中的栅层是多晶硅栅层，而栅布局是多晶硅栅布局。
25.权利要求22所述的方法，其中借助于组合尺寸被修改了的扩散填充图形区与栅区而产生栅层布局。
26.权利要求25所述的方法，其中只是当栅布局的图形密度低于20％时，才产生具有目标填充图形密度的栅层布局。
27.权利要求22所述的方法，其中当组合联合区域的图形密度在20-30％之间时，组合联合区域与栅区被组合使用，以产生目标填充图形密度。
28.权利要求27所述的方法，其中由模拟填充图形区域和栅区组成的组合联合区域被使用而无需修改扩散区填充图形的尺寸。
29.权利要求22所述的方法，其中借助于在组合联合区域的图形密度大于30％时缩小扩散区填充图形而减小扩散区填充图形的尺寸。
30.权利要求22所述的方法，其中在尺寸被修改了的待要填充的模拟填充图形区域小于模拟填充图形区域时，扩散区填充图形被缩小。
31.权利要求22所述的方法，其中在尺寸被修改了的待要填充的模拟填充图形区域大于模拟填充图形区域时，扩散区填充图形被加大。
全文摘要
本发明提供了用模拟填充图形来智能填充栅层以产生目标图形密度的方法。同时提供确定栅层上的栅区的栅布局与确定半导体衬底上的有源扩散区的扩散区布局。对于栅布局,确定图形密度。然后确定不被栅区和扩散区占据的区域。此外,在一组预定的填充图形中提供图形密度范围。各个预定的填充图形具有多个模拟填充图形,并与所提供的图形范围内的图形密度相关。在预定的填充图形组中,选择一个预先填充图形来产生目标图形密度。然后,借助于将由选择的预定填充图形组成的模拟填充图形置于未被栅区和扩散区占据的区域中,来填充栅层。在这样做的过程中,当与栅布局的图形密度组合时,目标图形密度被提供在栅层中。
文档编号H01L21/3205GK1346516SQ00806056
公开日2002年4月24日 申请日期2000年12月7日 优先权日1999年12月10日
发明者C·T·加布里尔, T·D·郑, S·波斯拉, 小H·L·苏尔 申请人:皇家菲利浦电子有限公司