专利名称：具有铜布线的半导体器件的制作方法
技术领域：
本发明涉及半导体器件，特别涉及具有铜布线的半导体器件。
背景技术：
为了实现LSI电路(大规模集成电路)的高速操作和低功耗，使器件单元制作精细，并且减小驱动电压和布线电阻。为了减小布线的电阻，使用比通常采用的铝布线更低电阻率的铜布线。铜层的精细构图是困难的，从而通常采用镶嵌结构。对于精细器件单元和低功率，需要以低电压实现晶体管的高速操作。为此目的，使栅绝缘膜制作为相当薄。
在作为层间绝缘膜的氧化硅膜中，铜的扩散速度是非常快的。当铜在层间绝缘膜中扩散时，晶体管性能下降。如果铜被用作为布线的材料，则需要把一个扩散防止膜设置在铜布线周围。氧化膜几乎不能够抑制铜的扩散。
铜布线层被淀积在通过氧化硅膜形成的沟槽(和/或通孔)中，并且暴露下布线层或下导电层。在这种情况中，阻挡金属层和铜布线层被叠加，该阻挡金属层具有防止铜扩散的功能。由于阻挡金属层被置于铜布线层和氧化硅膜之间，因此可以防止铜扩散到氧化硅膜中。通过化学机械抛光(CMP)等等方法除去淀积在氧化硅膜上的铜布线层。如果上氧化硅层被淀积在该基片上，则暴露的布线层的铜扩散到上氧化硅层中。作为具有防止铜扩散功能的绝缘部件的氮化硅膜被形成为覆盖该镶嵌的铜布线层。
氧化硅层被广泛用作为栅绝缘膜。如果栅氧化膜被减薄，则通过栅氧化膜的直接隧道电流增加，即栅极泄漏电流增加。为了减小栅极泄漏电流，栅绝缘膜的物理厚度被增加。
为了加厚栅绝缘膜并且实现类似于减薄的栅绝缘膜的晶体管驱动能力，需要使用高绝缘常数的绝缘体作为栅绝缘膜的材料。当栅绝缘膜的绝缘常数较高时，可以增加该膜的物理厚度，并且形成电减薄的栅绝缘膜。从而能够实现抑制栅极泄露电流并且提高晶体管驱动能力。
在表面沟道型p沟道晶体管中，如果在栅极中的硼杂质被扩散到栅绝缘膜，并且到达沟道区，则晶体管的性能下降。
为了减轻该问题，采用在栅绝缘膜中掺杂氮的技术。如果在栅绝缘膜中的氮浓度太高，则在栅绝缘膜和半导体基片之间的界面处的氮浓度变高，从而在形成于栅极表面层中的沟道内流动的电子/空穴的运动受到阻碍。
流过晶体管的漏极电流恶化的现象被称为负偏压温度不稳定性(NBTI)。当通过把电压施加到栅极而在升高的温度中对p沟道MOS晶体管进行加速测试时，该恶化表现为减小的漏极电流。铜布线的单位对数时间(stress time)的漏极电流恶化ΔIds比铝布线更大。
即使栅绝缘膜被加厚以减小直接隧道电流，NBTI恶化导致一个问题。如果在栅绝缘膜中的氮浓度增加，则NBTI恶化增加。
如果栅绝缘膜被减薄以提高LSI的操作性能，则出现许多问题。这样需要一种能够解决这些问题的新型晶体管结构。
发明内容
本发明的一个目的是提供一种具有能够抑制NBTI恶化的晶体管结构的半导体器件。
本发明的另一个目的是提供一种半导体器件，其具有实现小的栅极泄漏电流并且表现良好的晶体管特性的晶体管结构。
本发明的其它目的是提供一种半导体器件，其具有性能优良的精细晶体管。
根据本发明的一个方面，在此提供一种半导体器件，其中包括具有n型区的硅基片；形成在n型区上的栅绝缘膜，该栅绝缘膜由含氮的氧化硅所制成；形成在栅绝缘膜上的栅极，该栅极由含硼的硅所制成；形成在栅极两侧上的硅基片的表面层中的p型源/漏区；形成在栅极的侧壁上的侧壁衬垫，该侧壁衬垫由氧化硅所制成；具有平面化的表面并且覆盖该栅极和侧壁衬垫的层间绝缘膜；形成在层间绝缘膜中从平面化的表面到其内部的布线沟槽；包括下层阻挡层和上层铜区的铜布线图案，该铜布线图案被填充在布线沟槽中；形成在层间绝缘膜上并且覆盖铜布线图案的碳化硅层。
根据本发明另一方面，在此提供一种半导体器件，其中包括具有n型区的硅基片；形成在n型区上的栅绝缘膜，该栅绝缘膜由含氮的氧化硅所制成；形成在栅绝缘膜上的栅极，该栅极由含硼的硅所制成；形成在栅极两侧上的硅基片的表面层中的p型源/漏区；形成在栅极的侧壁上的侧壁衬垫，该侧壁衬垫由叠加的氧化硅层和氮化硅层所制成；具有平面化的表面并且覆盖该栅极和侧壁衬垫的层间绝缘膜；形成在层间绝缘膜中从平面化的表面到其内部的布线沟槽；以及包括Ta或Ti的下层阻挡层和上层铜区的铜布线图案，该铜布线图案被填充在布线沟槽中。
根据本发明的另一个方面，在此提供一种半导体器件，其中包括具有n型区的硅基片；形成在n型区上的栅绝缘膜，该栅绝缘膜由具有不同电介常数的两个或多个层面的叠层结构所制成；形成在栅绝缘膜上的栅极，该栅极由含硼的硅所制成；形成在栅极两侧上的硅基片的表面层中的p型源/漏区；具有平面化的表面并且覆盖该栅极的层间绝缘膜；形成在层间绝缘膜中从平面化的表面到其内部的布线沟槽；填充在布线沟槽中的铜布线图案；以及形成在铜布线图案的上下表面上的不含氮的铜扩散防止绝缘膜。
利用这种结构，可以提供抑制NBTI恶化的半导体器件。
图1A和1B为示出用于实验的样本的结构的截面视图，以及图1C为示出NBTI恶化的测试结果的曲线图。
图2A为示出用于实验的样本的结构的截面视图，以及图2B为示出NBTI恶化的测量结果的曲线图。
图3A为示出用于实验的样本的结构的截面视图，图3B为示出阻挡金属的材料的例子，以及图3C为示出NBTI恶化的测量结果的曲线图。
图4A为示出用于实验的样本的结构的截面视图，图4B为示出侧壁衬垫的材料的例子，以及图4C为示出NBTI恶化的测量结果的曲线图。
图5A为示出NBTI恶化的测量结果的曲线图，以及图5B为通过傅利叶变换频谱示出样本的测量结果的曲线图。
图6A为示出用于实验的样本结构的截面视图，以及图6B为示出NBTI恶化的测量结果的曲线图。
图7为示出实现结果的曲线图。
图8A和8B为示出根据一个实施例的半导体器件的结构的示意截面视图。
图9A至9F为示出根据一个实施例的半导体器件制造方法的处理的示意截面示图。
具体实施例方式
首先，描述由本发明人所作的实验以及其结果。
图1A为示出用于最初实验的样本的结构的截面示图。光刻胶的蚀刻掩膜被形成在硅基片11的表面上，并且硅基片11例如被蚀刻为300纳米的厚度，以形成一个沟槽。淀积氧化硅膜为具有大约500纳米的厚度，以埋住该沟槽。在硅基片11的表面上的氧化硅膜被通过化学机械抛光(CMP)而除去。仅仅使氧化硅膜12留在该沟槽中，以形成浅沟道绝缘(STI)。
光刻胶图案被形成为具有对应于一个阱区的开孔，以600keV的加速能量以及以3×1013cm-2的剂量把P+离子注入到硅基片11中，从以形成n阱。
包含4at％(原子百分比)的氮的氧化硅的栅绝缘膜13至少形成在硅基片11的有源区的表面上。氮浓度不被限于4at％，而是最好至少为1at％。还可以采用具有至少1at％的氮浓度的层面与具有小于1at％的氮浓度的另一个层面。在该栅绝缘膜13上，形成多晶硅的栅极层14。
在对栅极层14构图之后，氮化硅膜15和氧化硅膜16的叠层的侧壁衬垫被形成在栅极的侧壁上。例如，通过热CVD方法把氮化硅膜15淀积到大约20纳米的厚度，然后通过CVD方法把未掺杂的硅酸盐玻璃层16淀积到大约80纳米的厚度。在该平坦表面上的绝缘膜16和15被反应离子蚀刻(RIE)而除去，以仅仅把氧化硅膜16和氮化硅膜15保留在栅极14的侧壁上。
在形成侧壁衬垫之前或者在它们形成之前和之后，把p型杂质离子注入以形成在栅极14的两侧上掺杂有p型杂质的源/漏区18。
氮化硅膜20被通过化学汽相淀积(CVD)方法淀积在硅基片11的表面上。氮化硅膜提供与蚀刻要形成在氮化硅膜上的氧化硅膜相关的一个阻蚀层功能。在阻蚀膜20淀积之后，形成例如由磷硅玻璃(PSG)所制成的层间绝缘膜。
通过CMP、回流、腐蚀方法对层间绝缘膜21的表面进行平面化。具有用于形成接触孔的开孔的光刻胶图案被形成在层间绝缘膜上。形成填充在接触孔中的导电插塞22。例如，Ti/TiN/W的导电叠层结构被用于形成W插塞22。淀积在层间绝缘膜21的表面上的导电叠层结构被通过CMP等等方面而除去。
在层间绝缘膜21的表面上，形成例如由150纳米厚的低电介常数的绝缘膜(例如，商标为SiLK的薄膜)24和100纳米厚的未掺杂硅酸盐玻璃(USG)层25所形成的叠层层间绝缘膜。通过CMP等方法对未掺杂的硅酸盐玻璃膜25的表面进行平面化。
从该平面化的表面，形成通过层间绝缘膜24和25的沟槽。阻挡金属层26和铜层27被淀积埋住该沟槽。通过CMP等方法除去在层间绝缘膜25的表面上的不必要的导电层。例如，阻挡金属层26是25纳米厚的TaN层。然后，形成一个铜扩散防止绝缘层29。例如，扩散防止层29是具有大约70纳米厚的SiC或SiN层。
该SiC层通过使用四甲基硅烷(Si(CH3)4)和二氧化碳(CO2)作为源气，通过等离子体增强的(PE)-CVD方法形成SiC层。通过使用硅烷(SiH4)和氨气(NH3)作为源气通过PE-CVD方法形成SiN层。在此之后，具有SiN扩散防止层的样本由sn所表示，以及具有SiC扩散防止层的样本由sc所表示。
图1B示出铝布线的结构的一个例子。层间绝缘膜21和通过层间绝缘膜21形成的导电插塞22的结构类似于图1A中所示。在该层间绝缘膜21上，叠加例如40纳米厚的Ti层31、30纳米厚的TiN层32、100纳米厚的铝布线层33以及70纳米厚的TiN层，并且通过光刻胶图案进行构图以形成布线结构。例如，未掺杂的硅酸盐玻璃层35被淀积以覆盖该布线结构，并且未掺杂的硅酸盐玻璃层的表面被CMP等方法进行平面化。
图1C示出图1A和1B中所示的结构的NBTI恶化的测量结构的曲线图。在图1C中，横坐标表示以秒为单位的对数时间，以及纵坐标表示以％为单位的饱和漏极电流的恶化ΔIds sat。在把-1.9V的电压施加到栅极、125度的温度下以及0.24/1μm的栅极长度L/栅极宽度W的条件下测量NBTI恶化。
曲线sn示出使用SiN膜作为根据现有技术的铜扩展防止膜的结构的测量结果。曲线SC示出使用SiC膜作为铜扩散防止膜的结构的测量结果。曲线p示出根据现有技术使用铝布线的结构的测量结果。
从图中可见，使用SiN膜作为扩散防止膜的特性sn表现出较大的NBTI恶化。特性sc表现出与使用铝膜的特性p相类似的NBTI恶化，这通常不会造成问题。NBTI恶化的问题可以通过特性sc和p来解决。
即，如果包含氮的氧化硅膜被用作为栅绝缘膜，以及如果在形成铜布线之后使用SiN膜作为铜扩散防止膜，则出现NBTI下降恶化的问题，而如果SiC膜被用作为铜扩散防止膜以取代SiN膜，则NBTI恶化的程度是可接受的。
为了研究NBTI恶化的原因，形成一个样本，其具有这样的结构，即在形成铜布线之间不形成SiN的扩散防止膜。
图2A和2B为用于研究NBTI恶化的原因而作得实验的截面示图和曲线图。
图2A为示出在形成铜布线之后不形成SiN层29的结构的截面示图，其不同于图1A中所示的结构。其它结构类似于图1A中所示。
图2B示出伴随着比较数据在图2A中示出的结构的NBTI恶化的测量数据。
在图2B中，横坐标表示以秒为单位的对数时间，而纵坐标表示以％为单位的恶化ΔIds sat。曲线bb示出在形成铜布线之后不形成SiN的扩散防止膜这样结构的特性。曲线p示出使用铝布线的结构。曲线SiN示出使用SiN层作为铜扩散防止层的图1A中所示的结构。
从该图中所示，SiN膜被形成为铜扩散防止膜的结构的特性sn表现出较大的NBTI恶化ΔIds_sat。相反，图2A中所示不形成SiN膜作为铜扩散防止膜的结构的特性bb表现出在许可范围内的较小NBTI恶化，这与铝布线的特性p相类似。
在上述实验中，大约25纳米厚的TaN层被用作为用于铜布线的导电阻挡金属层。通过改变阻挡金属的材料，研究在NBTI恶化中的变化。
图3A为示出样本的结构的截面示图。该结构类似于图1A中所示的结构。使用由图3B中所示的三种不同材料所制成的阻挡金属层26。类似于图1A中所示的样本，形成样本sn1、sn2和sn3。样本sn1具有25纳米厚的TaN层作为阻挡金属层26。样本sn2具有25纳米厚的 纯Ta金属层，作为阻挡金属层。样本sn3具有作为阻挡金属层的三层叠层结构，其中包括40纳米厚的Ti金属层、大约30纳米厚的TiN层以及大约25纳米厚的TaN层。在铜布线上的扩散防止层是具有大约70纳米厚的SiN层。
图3示出该测量结果。尽管样本sn2和sn3的NBTI恶化在许可范围内，但是样本sn1表现出不在许可范围内的NBTI恶化。
也就是说，即使SiN层被用作为扩散防止层，也可以通过使用纯Ta或Ti金属的阻挡金属层来抑制NBTI恶化。
在上述实验中，具有大约20纳米厚的SiN层和具有大约80纳米厚的未掺杂硅酸盐玻璃层的叠层被用作为侧壁衬垫。被用作为侧壁衬垫的单个氧化硅层的影响被研究。
图4A为样本的示意截面示图。侧壁衬垫17由大约130纳米厚的未掺杂硅酸盐玻璃所制成。阻挡金属层26由大约25纳米厚的纯Ta金属层所制成。扩散防止层29由大约70纳米厚的SiN层所制成。
具有由图4B所示材料所制成的侧壁衬垫的样本snd和sns被用于测量NBTI恶化。样本snd具有由例如图1A中所示的SiN层15和未掺杂硅酸盐层16的叠层所制成的侧壁衬垫以及由25纳米厚的Ta层所制成的阻挡金属层26。样本sns具有例如图4A中所示的单个未掺杂硅酸盐玻璃层所制成的侧壁衬垫以及由25纳米厚的Ta层所制成的阻挡金属层26。
图4C示出该测量结果。具有SiN层和未掺杂硅酸盐玻璃层的叠层结构作为侧壁衬垫的样本snd可以把NBTI恶化抑制在许可范围内。
具有单一未掺杂硅酸盐玻璃层17作为侧壁衬垫的样本sns具有在许可范围之外的较大NBTI恶化。
可以看出，即使纯Ta金属被用作为阻挡金属层的材料，如果单一氧化硅膜被用作为侧壁衬垫，则存在NBTI恶化。
在上述的实验中，当在形成铜布线之间形成SiN的扩散防止层时，出现NBTI恶化。通过使用硅烷(SiH4)和氨气(NH3)作为源气通过等离子体CVD(PCVD)方法而形成SiN的扩散防止层。形成具有通过把硅烷流率减半而形成的SiN层的样本。具有通过把硅烷流率减半而形成的SiN层的样本由snh所表示。
图5A示出使用常规铝布线的样本p、使用形成在铜布线上的常规SiN层的样本sn、使用通过把硅烷流率减半而形成的SiN层的样本snh、以及使用SiC作为扩散防止层的样本sc的测量结果。
例如，在形成SiN膜中，Novellus系统的Concept Two Sequel系统提供如下的SiH4/NH3气体流率比1)(标准)11.1％；2)(3/4)7.7％；以及3)(1/2)5.9％。到目前为止在标准条件下形成SiN膜。上述把硅烷流率减半的条件对应于6％或更小的SiH4/NH3气体流率比。
可以看出，尽管使用标准SiN层的样本sn具有较大的NBTI恶化，但是其它三个样本可以抑制NBTI恶化。可以看出，如果SiN层通过减小硅烷流率而形成，则可以抑制NBTI恶化。
图5B通过傅利叶变换频谱示出样本sc、snh和sn的扩散防止层的测量结果。在图5B中，横坐标表示以cm-1为单位的波数，以及纵坐标表示采用归一化的任意单位的吸收率。在表示Si-H的吸收率的波数2200cm-1在样本sn中是明显的，而在样本sc和snh中，该峰值非常小。
在表示N-H的吸收率的波数3400cm-1附近的峰值在样本snh中是最明显的，而在样本sn中有所减弱，并且在样本sc中几乎没有观察到吸收。从这些结果可以假设NBTI恶化几乎不受到Si-H耦合浓度的影响。通过把硅烷流率减半而形成的SiN膜具有与在标准条件下由SiN层的特性明显不同的特性。
从上述实验可以看出，如果侧壁衬垫由单个未掺杂的硅酸盐玻璃层所制成，则有可能出现NBTI恶化。在侧壁衬垫由单个氧化硅层所制成以及SiC层被用作为扩散防止层的条件下研究NBTI恶化。
图6A为一个样本的示意截面示图。该结构类似于图4A中所示的结构。大约25纳米厚的Ta层被用作为阻挡金属层26。大约70纳米厚的SiC层被用作为扩散防止层29。该样本由sc所表示。
图6B示出具有大约70纳米厚的SiN层作为扩散防止层的样本sn以及具有减半的硅烷流率的SiN层的样本snh的测量结果。即使侧壁衬由单一氧化硅层所制成，使用SiC作为该扩散防止层的材料的样本sc抑制NBTI恶化。
使用标准SiN层和具有减半的硅烷流率的样本sn和snh不能够抑制NBTI恶化，并且NBTI恶化的程度在许可范围之外。具有简单的硅烷流率SiN层与氮化硅膜和氧化硅膜的叠层侧壁衬垫的组合被有效地用于抑制NBTI恶化。但是，如果单个氧化硅膜被用作为侧壁衬垫，则出现NBTI恶化。
从上述所有实验结果中，可以得出如下结论。如果SiC层取代SiN层用作为扩散防止绝缘层，则可以抑制NBTI恶化。如果不包含氮的铜扩散防止绝缘层被用于取代SiC，则可以期望获得类似的效果。
如果侧壁衬垫不是由单一氧化硅层所制成而是由氮化硅层和氧化硅层的叠层所制成，则通过使用Ta或Ti纯金属作为用于铜布线的阻挡金属层的材料，可以抑制NBTI恶化。
如果侧壁垫衬由氮化硅层和氧化硅层的叠层所制成，则通过使用具有减小的硅烷流率的SiN层作为扩散防止绝缘层，可以抑制NBTI恶化。
图7为示出在形成扩散防止层之后通过热处理改变NBTI恶化的曲线图。曲线示出具有SiC层作为扩散防止绝缘层的结构的测量结果。在后续热处理的任何退火温度下，如果SiC层被用作为扩散防止层，则不增加NBTI恶化。可以看出在大约340℃或更高的退火温度下，具有SiN层作为扩散防止层的样本sn的NBTI恶化增加。如果在在形成SiN的扩散防止绝缘层之后，执行在340℃或更高的温度下，或者特别是在370℃或更高的温度下进行热处理，则不可避免NBTI恶化。
图8A和8B为示出通过考虑上述实验结果而设计的半导体器件的结构的示意截面示图。在硅基片11的一个表面上，形成元件隔离沟槽，并且氧化膜被埋在该沟槽中，以形成浅沟道绝缘(STI)12。
在由浅沟道绝缘12所表示的有源区中，绝缘栅极由含氮的氧化膜所制成的栅绝缘膜13和硅栅极14所形成。栅极的侧壁被由单一氧化硅层所制成的侧壁衬垫17所覆盖。
SiN的阻蚀层20被形成为覆盖该栅极和侧壁衬垫。例如磷硅玻璃这样的氧化硅的层间绝缘膜21被形成为覆盖该阻蚀层20。接触孔被形成为从层间绝缘膜21的表面到达该晶体管。Ti层、TiN层和W层被叠加，并且通过CMP方法除去不需要的部分，以保留导电钨插塞22。
有机的低电介常数的绝缘层(商标为SiLK)24与USG的氧化硅层25等等的重叠绝缘层被形成在层间绝缘膜21上。沟槽被形成为通过该重叠的绝缘层25、24。TaN等等的阻挡金属层以及铜布线层27被填充在该沟槽中。
SiC的扩散防止绝缘层29被形成为覆盖该铜布线层。在该扩散防止绝缘层29上，重叠的层间绝缘层被形成为包括氧化硅层40、低电介常数绝缘层(商标SiLK)41和氧化硅层42。双重镶嵌结构的沟槽和通孔被形成为通过层间绝缘层。TaN等等的阻挡金属层44和铜布线层45被填充在该沟槽和通孔中。
可以通过使用SiC层作为扩散防止层29而抑制NBTI恶化和漏极电流恶化ΔIds。
如图8B中所示，栅绝缘膜可以具有第一栅绝缘膜13-1和第二栅绝缘膜13-2的叠层结构。例如，该叠层结构的第一栅绝缘膜13-1由氧化硅膜所制成，第二栅绝缘膜13-2由氮化硅膜、氧化铪(HfO2)等等具有高电介常数的材料所制成。叠层结构可以通过首先淀积氧化硅层或氮化硅层然后对该层的表面进行氮化而形成。该叠层结构由具有高氮浓度的第二氧氮化硅层13-2和具有较低氮浓度的第一氧氮化硅层或氧化硅层13-1所制成。
NBTI恶化是p沟道MOS晶体管特有的现象。在CMOS电路中，通过使用一些共同的处理而形成n和p沟道MOS晶体管。下面将描述制造CMOS电路的处理。
如图9A中所示，一个沟槽形成在硅基片11的表面层中，氧化硅层埋在该沟槽中以形成浅沟槽绝缘12。LOCOS层可以被用作为元件绝缘区。离子被注入以在所需的区域形成n阱Wn和p阱Wp。
如图9B中所示，在半导体基片的表面上，形成第一栅绝缘层13-1或第二栅绝缘层13-2，以淀积栅绝缘层13。如果第一栅绝缘层13-1由氧化硅所制成，该层面13-1可以通过热氧化而形成。第二栅绝缘层13-2是由CVD等方面所形成的第一栅绝缘层不同的绝缘层。第二栅绝缘层13-2可以通过氮化处理而形成。多晶硅层14被通过CVD方法而淀积在栅绝缘层13上。
如图9C中所示，光刻胶图案PR被形成在多晶硅层14上，以蚀刻多晶硅层14和栅绝缘层13。在该蚀刻之后，除去光刻胶图案PR。通过使用光刻胶图案和栅极作为掩膜，离子被独立地注入到p阱Wp和n阱Wn中，以形成LDD区。
如图9D中所示，氧化硅膜被淀积和各向异性蚀刻，以把侧壁衬垫17遗留在绝缘栅极的侧壁上。然后，离子被独立地注入到n阱Wn和p阱Wp中，以形成高杂质浓度的源/漏区18p和18n。该离子注入也把杂质掺杂到多晶硅栅极14中，以形成p型多晶硅栅极14p和n型多晶硅栅极14n。
例如，如图9E中所示，Co层被淀积在暴露的基片表面上，并且执行热处理，以在硅层表面上形成硅化物层19。除去未反映的金属层。通过CVD方法把SiN的阻蚀层20淀积在整个基片表面上。
如图9F中所示，例如磷硅玻璃的层间绝缘层21被形成为覆盖阻蚀层20，并且层间绝缘层21的表面被平面化。从层间绝缘层21的表面，形成通过该层面的接触孔，以及把阻挡金属层和W层填充在该接触孔中以形成导电插塞22。在层间绝缘层21的表面上的金属层被除去，并且形成上绝缘层23。一个沟槽被形成在绝缘层23中，并且阻挡金属层26和铜布线层27被淀积以形成铜布线。在除去层间绝缘层23的表面上的金属层之后，形成SiC的铜扩散防止绝缘层29。可以形成所需数目的上布线层。
本发明已经接合优选实施例进行描述。但是本发明不仅限于上述实施例。例如，铜布线可以是单层或双层镶嵌结构。可以采用各种已知的镶嵌结构。在上文描述中，尽管第一布线层由W等导电插塞和铜布线层所形成，但是可以通过在层间绝缘膜中形成沟槽和通孔而形成双层镶嵌结构的铜布线层。在上文描述中，尽管铜扩散防止层被形成在铜布线层上，但是铜扩散防止层可以形成在铜布线层的下表面上。本领域的技术人员显然可以作出各种改变、改进、组合等等。
权利要求
1.一种半导体器件，其中包括具有n型区的硅基片；形成在n型区上的栅绝缘膜，该栅绝缘膜由含氮的氧化硅所制成；形成在所述栅绝缘膜上的栅极，该栅极由含硼的硅所制成；形成在所述栅极两侧上的所述硅基片的表面层中的p型源/漏区；形成在所述栅极的侧壁上的侧壁衬垫，该侧壁衬垫由氧化硅所制成；具有平面化的表面并且覆盖该栅极和侧壁衬垫的层间绝缘膜；形成在层间绝缘膜中从平面化的表面到其内部的布线沟槽；包括下层阻挡层和上层铜区的铜布线图案，所述铜布线图案被填充在布线沟槽中；形成在所述层间绝缘膜上并且覆盖所述铜布线图案的碳化硅层。
2.根据权利要求1所述的半导体器件，其中所述侧壁衬垫由单个氧化硅层所制成。
3.根据权利要求1所述的半导体器件，其中所述侧壁衬垫由氮化硅层和上层氧化硅层的叠层所制成。
4.根据权利要求1所述的半导体器件，其中所述栅绝缘膜的氧化硅包括至少1at％的氮。
5.根据权利要求1所述的半导体器件，其中所述层间绝缘膜包括由作为最下层的氮化硅所制成的阻蚀层。
6.根据权利要求5所述的半导体器件，其中所述层间绝缘膜包括包含阻蚀层的下层层间绝缘膜和包含具有比氧化硅的电介常数更低的低电介常数绝缘层的上层层间绝缘膜。
7.根据权利要求6所述的半导体器件，其中低电介常数绝缘膜是有机绝缘层。
8.根据权利要求1所述的半导体器件，其中所述栅绝缘膜包括如下之一氧化硅层和氮化硅层的叠层；在表面层中具有增加的氮浓度的氧氮化硅层；含氮的氧化硅层和具有比氮化硅更高的电介常数的氧化层的叠层；以及氮化硅层和具有比氮化硅更高的电介常数的氧化层的叠层。
9.一种半导体器件，其中包括具有n型区的硅基片；形成在n型区上的栅绝缘膜，该栅绝缘膜由含氮的氧化硅所制成；形成在所述栅绝缘膜上的栅极，该栅极由含硼的硅所制成；形成在所述栅极两侧上的所述硅基片的表面层中的p型源/漏区；形成在所述栅极的侧壁上的所述侧壁衬垫，所述侧壁衬垫由氧化硅层和氮化硅层的叠层所制成；具有平面化的表面并且覆盖该栅极和侧壁衬垫的层间绝缘膜；形成在所述层间绝缘膜中从平面化的表面到其内部的布线沟槽；以及包括Ta或Ti的下层阻挡层和上层铜区的铜布线图案，所述铜布线图案被填充在布线沟槽中。
10.一种制造半导体器件的方法，其中包括如下步骤在具有n型区的硅基片上形成包括含氮的氧化硅以及包括含硼的硅的栅极；在栅极的两侧上的硅基片的表面层中形成p型源/漏区；在栅极的侧壁上形成包含氧化硅的侧壁衬垫；形成具有平面化的表面并且覆盖该栅极和侧壁衬垫的层间绝缘膜；在层间绝缘膜中形成从平面化表面到其内部的沟槽，并且在该沟槽中填充包含下层阻挡层和上层铜区的铜布线图案；在层间绝缘膜上形成氮化硅层，该氮化硅层覆盖铜布线图案；以及使硅基片在至少340℃的温度下进行热处理。
11.根据权利要求10所述的方法，其中所述形成层间绝缘膜的步骤包括形成下层层间绝缘膜、形成通过下层层间绝缘膜的导电插塞以及形成上层层间绝缘膜。
12.一种半导体器件，其中包括具有n型区的硅基片；形成在n型区上的栅绝缘膜，该栅绝缘膜由具有不同电介常数的两个或多个层面的叠层结构所制成；形成在所述栅绝缘膜上的栅极，该栅极由含硼的硅所制成；形成在所述栅极两侧上的所述硅基片的表面层中的p型源/漏区；具有平面化的表面并且覆盖该栅极的层间绝缘膜；形成在所述层间绝缘膜中从平面化的表面到其内部的布线沟槽；填充在所述布线沟槽中的铜布线图案；以及形成在所述铜布线图案的上下表面上的不含氮的铜扩散防止绝缘膜。
13.根据权利要求12所述的半导体器件，其中所述层间绝缘膜包括阻蚀层的下层层间绝缘膜和包含具有比氧化硅的电介常数更低的低电介常数绝缘层的上层层间绝缘膜。
14.根据权利要求13所述的半导体器件，其中低电介常数绝缘膜是有机绝缘层。
15.根据权利要求12所述的半导体器件，其中所述栅绝缘膜包括含有少于1at％的氮的下层绝缘膜以及含有至少1at％的氮的上层绝缘膜。
16.一种制造半导体器件方法，其中包括如下步骤(a)通过在硅基片的n型区上形成包括含氮的氧化硅的栅绝缘膜而形成绝缘栅极型晶体管，在栅绝缘膜上形成包括含硼的硅的栅极，在栅极的两侧上的硅基片的表面层中形成p型源/漏区，以及在栅极的两侧上形成包含氧化硅的侧壁衬垫；(b)形成具有平面化的第一表面的第一层间绝缘膜以及具有平面化的第二表面的第二层间绝缘膜，分别覆盖绝缘栅极型晶体管；(c)形成从第一表面到达绝缘栅极型晶体管的通孔以及从第二表面到达该通孔的沟槽；(d)在该通孔中填充导电接触部件以及在该沟槽中填充包括下层阻挡层和上层铜层的铜布线；以及(e)在第二层间绝缘膜上形成氮化硅层，该氮化硅层覆盖铜布线。
17.根据权利要求16所述的方法，其中所述步骤(b)、(c)和(d)包括如下步骤(x1)形成第一层间绝缘膜；(x2)形成通孔；(x3)形成导电接触部件；(x4)形成第二层间绝缘膜；(x5)形成沟槽；以及(x6)形成铜布线。
18.根据权利要求16所述的方法，其中所述步骤(d)包括在该通孔和沟槽中填充阻挡层和铜层的步骤。
19.一种制造半导体器件的方法，其中包括如下步骤(a)通过在硅基片的n型区上形成包括含氮的氧化硅的栅绝缘膜而形成绝缘栅极型晶体管，在栅绝缘膜上形成包括含硼的硅的栅极，在栅极的两侧上的硅基片的表面层中形成p型源/漏区，以及在栅极的两侧上形成包含氧化硅层和氮化硅层的叠层的侧壁衬垫；(b)形成具有平面化的第一表面的第一层间绝缘膜以及具有平面化的第二表面的第二层间绝缘膜，分别覆盖绝缘栅极型晶体管；(c)形成从第一表面到达绝缘栅极型晶体管的通孔以及从第二表面到达该通孔的沟槽；以及(d)在该通孔中填充导电接触部件以及在该沟槽中填充包括下层Ta或Ti阻挡层和上层铜层的铜布线。
20.根据权利要求19所述的方法，其中进一步包括如下步骤(e)在第二层间绝缘膜上形成氮化硅层，该氮化硅层覆盖铜布线。
21.根据权利要求19所述的方法，其中所述步骤(b)、(c)和(d)包括如下步骤(x1)形成第一层间绝缘膜；(x2)形成通孔；(x3)形成导电接触部件；(x4)形成第二层间绝缘膜；(x5)形成沟槽；以及(x6)形成铜布线。
22.根据权利要求19所述的方法，其中所述步骤(d)包括在该通孔和沟槽中填充阻挡层和铜层的步骤。
23.一种制造半导体器件的方法，其中包括如下步骤(a)通过在硅基片的n型区上形成包括含氮的氧化硅的栅绝缘膜而形成绝缘栅极型晶体管，在栅绝缘膜上形成包括含硼的硅的栅极，在栅极的两侧上的硅基片的表面层中形成p型源/漏区，以及在栅极的侧壁上形成包含氧化硅的侧壁衬垫；(b)形成具有平面化的第一表面并且覆盖绝缘棚极型晶体管的第一层间绝缘膜；(c)形成从第一表面到达绝缘栅极型晶体管的通孔；(d)在该通孔中填充导电接触部件；(e)形成具有平面化的第二表面并且覆盖导电接触部件的第二层间绝缘膜；(f)形成从第二表面到达通孔的沟槽；(g)在该凹陷中填充形成包括下层阻挡层和上层铜区的铜布线；(h)在第二层间绝缘膜上形成碳化硅层，该碳化硅层覆盖铜布线；以及(i)使该硅基片至少在340℃的温度下进行热处理。
24.一种制造半导体器件的方法，其中包括如下步骤(a)通过在硅基片的n型区上形成包括具有不同电介常数的两个或多个层面的叠层的栅绝缘膜而形成绝缘栅极型晶体管，在栅绝缘膜上形成包括含硼的硅的栅极，在栅极的两侧上的硅基片的表面层中形成p型源/漏区，以及形成包含氧化硅的侧壁衬垫；(b)形成具有平面化的第一表面以及具有平面化的第二表面的第二层间绝缘膜，其分别覆盖绝缘栅极型晶体管；(c)形成从第一表面到达绝缘栅极型晶体管的通孔以及从第二表面到达该通孔的沟槽；(d)在该通孔中填充导电接触部件以及在该沟槽中填充包括下层阻挡层和上层铜层的铜布线；以及(e)在铜布线的上下表面上形成不含氮的铜扩散防止绝缘膜。
25.根据权利要求24所述的方法，其中所述步骤(b)、(c)和(d)包括如下步骤(x1)形成第一层间绝缘膜；(x2)形成通孔；(x3)形成导电接触部件；(x4)形成第二层间绝缘膜；(x5)形成沟槽；以及(x6)形成铜布线。
全文摘要
一种具有p沟道MOS晶体管的半导体器件，其中包括含氮的氧化硅的栅绝缘膜；含硼的硅的栅极；在栅极的侧壁上包含氧化硅的侧壁衬垫；具有平面化表面的层间绝缘膜；形成在层间绝缘膜中的布线沟槽的接触通孔；包括下层阻挡层和上层铜区并且填充在该布线沟槽中的铜布线图案；以及覆盖铜布线图案的碳化硅层。该半导体器件具有能够抑制NBTI恶化的晶体管结构。
文档编号H01L21/768GK1449034SQ02151390
公开日2003年10月15日 申请日期2002年11月20日 优先权日2002年3月28日
发明者各務克巳, 鹰尾義弘 申请人:富士通株式会社