专利名称：平坦化半导体器件和钝化层的方法
技术领域：
本发明涉及半导体器件的制造，且更为具体地，涉及包括器件的钝化以及钝化和器件材料层的平坦化的制造方法。
背景技术：
半导体元件，诸如用于光电子应用的元件，频繁地使用半导体材料的分层异质结构(例如PIN结或多量子阱)，其中半导体器件主要由衬底上的垂直方向上的层上层建构。利用各种沉积和材料除去工艺选择地沉积并选择地除去这些层。这些层可以有纳米至微米量级的厚度。这些方法用于在衬底上制造诸如二极管和晶体管的微电子半导体器件。
在半导体制造过程中，一些处理步骤留下具有暴露的器件侧壁的器件。这些侧壁在一些诸如但不受限于InP和InGaAsP的材料系统中形成导电氧化物层。随后钝化该侧壁以便于在形成半导体器件的各材料层之间和/或半导体器件上面的层与其下面的层之间不会存在漏电流。通常，通过施加旋涂在器件周围和之上以密封侧壁的钝化材料，诸如，但不受限于，BCB聚合物和PMMA光刻胶，来获得钝化。
在形成钝化层之后，将钝化层的表面与器件顶部平坦化。例如，需要平坦化以便于可以横穿表面形成高精确度的金属化层以实现与其它器件或元件的电互连。
一种平坦化方法为使用化学蚀刻工艺将钝化层的表面蚀刻到离衬底的高度基本与器件顶表面相同的被称之为回蚀刻的工艺。利用化学蚀刻工艺的平坦化复杂。图20是示出包封多层半导体器件82的保形钝化层86的横截面图。钝化层86保形于器件侧壁83。图21是示出在使用蚀刻工艺将钝化层表面89降低至基本与器件表面87相同高度之后的钝化层86的横截面图。
蚀刻包含两种材料的表面的普遍问题被称为开槽。在会发生增强蚀刻的两种材料的界面出现开槽。在材料界面的增强蚀刻形成沟槽88，如图21中示出。沟槽88可以从钝化层表面89延伸至下一材料层或相邻于器件侧壁83的衬底80。在一些情况中，该开槽允许暴露的器件侧壁83形成导电氧化物层。随后在器件表面87和钝化层表面89上形成金属层会导致被金属化材料涂覆的未钝化的器件侧壁83引起层间电短路。
钝化层表面89与器件表面87之间的过渡必须在可接受的阶跃高度90内。在许多情况中，对于多层半导体器件82，将可接受的阶跃高度90限定为小于限定器件表面87的顶层厚度的程度以便于防止相邻器件层之间的短路。
在一些实例中，钝化层86会包含微缺陷(未示出)，诸如气泡或空隙。由于钝化层86被回蚀刻，任何暴露的空隙会生长，可能从钝化层表面延伸到器件侧壁83。这导致层间电短路。
在一些实例中，在蚀刻钝化层86之后，钝化材料的剩余层84会保留在器件表面87上。该剩余层84可能因为各种原因而余留，诸如，但不受限于，掩蔽钝化层86的去除的颗粒污染、以及由蚀刻工艺引起的抵抗蚀刻剂去除的碳化钝化材料，等。该剩余层84对器件表面87与其它器件之间的互连质量不利。
需要一种用于制造半导体器件和元件的新方法，其提供用于钝化层和器件暴露表面的非机械平坦化而不存在与蚀刻技术相关的开槽现象。该方法优选表面上的不同材料之间提供小到零的阶跃高度，相对来说对钝化层的不均匀性和蚀刻不均匀性不敏感，提供几乎没有开槽可能性的器件侧壁的可接受钝化，对器件提供防止蚀刻引起的损坏的保护，确保无残余的器件表面，和/或防止钝化层空隙的有害影响。该方法优选还具有低缺陷比率，对下面想要的材料层很少或没有损害，和/或比较经济。
图1是根据本发明方法的实施例的衬底、保形器件层和保形硬掩模层的横截面图；图2是根据本发明方法的实施例的形成在硬掩模层上的抗蚀剂掩模的横截面图；图3是示出根据本发明方法的实施例的在蚀刻工艺后的硬掩模层和抗蚀剂掩模的横截面图；图4是示出根据本发明方法的实施例的在除去抗蚀剂掩模的清除工艺后的硬掩模的横截面图；
图5是示出根据本发明方法的实施例的在除去部分器件层的蚀刻工艺后的硬掩模和限定的器件层的横截面图；图6是示出根据本发明方法的实施例的由选择性湿法蚀刻器件侧壁产生的半导体器件的横截面图；图7是示出根据本发明方法的实施例的延伸到至少器件表面之上的保形钝化层的横截面图；图8是示出根据本发明方法的实施例的在蚀刻工艺后的钝化层的横截面图；图9是根据本发明方法的实施例的在蚀刻工艺中除去硬掩模之后的表面的横截面图；图10是示出根据本发明方法的实施例的在蚀刻工艺之后的钝化层的横截面图；图11是根据本发明方法的实施例的在暴露器件表面和共面的钝化衬里表面的硬掩模除去之后的横截面图；图12是根据本发明的方法的选择实施例的流程图；图13是示出根据本发明方法的实施例的保形于并覆盖半导体器件和硬表面的钝化层的横截面图；图14是示出根据本发明方法的实施例的在蚀刻处理表面后的钝化层的横截面图；图15是示出根据本发明方法的实施例的在除去硬掩模之后钝化层的横截面图；图16是示出根据本发明方法的实施例的在蚀刻工艺之后的钝化层的横截面图；图17是示出根据本发明方法的实施例的在除去硬掩模之后的钝化层的横截面图；图18是根据本发明的方法的选择实施例的流程图；图19是表示包括根据本发明方法的实施例制造的半导体器件的电子或光电子组件；图20是示出没有被硬掩模覆盖的半导体器件上的钝化层的横截面图；图21是蚀刻钝化层之后的横截面图。
具体实施例方式
在下述详细说明中，参考形成其一部分的附图，其中所有相似的数字表示相似的部分，且其中通过实践本发明的示例性的具体实施例的方式示出。应该理解可以采用其它实施例，且在不脱离本发明的范围下可以作出结构上或逻辑上的变化。因此，下面的详细说明没有限定的意思，且本发明的范围由附属的权利要求及其等同物来限定。
描述根据本发明方法的下述实施例应用于化合物半导体器件的制造中。这仅是受益于本发明的一种器件类型的一个实例。本发明适合于广泛的材料处理种类，包括，但不受限于，磷化铟和其它化合物半导体基材料、以及硅，而不由所包含的实例限制。本发明在需要准平面化多材料表面中特别有用。
在下述说明中，术语“器件”用于等同由或将由钝化材料包围的材料的分立层或层。该器件可以独立或组合地采用多种形式，诸如，但不受限于，二极管、晶体管和FET，包括电子和光电子器件。本发明的实施例实施于需要在两种或更多材料之间平坦化的许多应用中，且因此，本发明不受限于以实例方式描述的器件和/或材料。
化合物半导体基器件用于广泛种类的电子和光子系统。各种元素组合成为化合物半导体。主要常见的元素组合来自III族和V族元素，然而也考虑II-VI和一些来自IV族的元素。这些组合包括形成砷化镓(GaAs)的镓(Ga)和砷(As)、形成磷化铟(InP)的铟(In)和磷(P)、形成碳化硅(SiC)的硅(Si)和碳(C)、以及形成氮化镓(GaN)的镓和氮。通常，组合多于两种的元素，诸如用铝(Al)形成包括AlGaP和AlGaN的合金、以及InGaAsP和InGaAsN。
无论是硅或化合物半导体，衬底，也称之为晶片，通常被切片和抛光以形成薄的原始衬底，在其上制造最终的电子或光子器件。
图1至16示出根据本发明方法的实施例在利用掩模和蚀刻技术制造半导体器件的各阶段的结果的侧面横截面图。以实例的方式示出掩模和蚀刻技术，但并非限制于此，因为其它技术可以用于制造具有相似特征和特性的半导体器件。附图示出具有直边和尖锐拐角的理想化结构。可以理解并意识到利用本发明方法的实施例形成的最终结构，特别是利用蚀刻工艺形成的那些结构，会偏离理想化的图例说明，诸如，但不受限于，非直边和圆形拐角。
在下述说明中，以作为形成在衬底上的一个半导体器件的实例方式示出本发明的实施例，但该实施例并不受限于此。可以理解在许多应用中，多个器件，诸如，但不受限于，共计十万和更多的数量，各自具有在离衬底基本相同高度的表面，形成在同一衬底上。在很多情况下，需要进行平面化以便利用形成在公共平面上的导电轨迹网络电互连多个器件。在图中仅示出一个半导体器件以更清楚地描述本发明的元件。
图1至16示出在根据本发明方法的实施例制造半导体器件的各阶段的结果的侧面横截面图。
图1是衬底1、在其上的保形器件层2和保形硬掩模层3的横截面图。器件层2包括将形成想要的半导体器件的半导体材料。器件层2可以为一种材料的单一层，诸如，但不受限于，InP，或者包括多种材料层，诸如，但不受限于，InP/InGaAsP多量子阱/InP。硬掩模层3是具有抵抗用于限定器件层并除去如下所述的钝化层的蚀刻工艺的预定蚀刻特性的材料。硬掩模层3包括材料，诸如，但不受限于二氧化硅(SiO2)、氮化硅(Si3N4)和金属。
图2是形成在硬掩模3上的抗蚀剂掩模4的横截面图。利用诸如但不受限于光刻技术的方法形成抗蚀剂掩模4的方法是公知的。
图3是示出在适当的蚀刻工艺之后的硬掩模层3和抗蚀剂掩模4的横截面图。抗蚀剂掩模4用于构图硬掩模层3以限定暴露的硬掩模层。蚀刻工艺除去没有被抗蚀剂掩模4保护的暴露的硬掩模层3以限定硬掩模13和暴露的下层器件层2。以示例性的方式而非限制于此，适合的蚀刻工艺包括利用含缓冲剂的氢氟酸(BHF)的湿法蚀刻工艺和利用C2F6+CHF3+O2的等离子体蚀刻工艺等，其中硬掩模层包括SiO2。
图4是示出在除去抗蚀剂掩模4的适当的清除工艺之后的硬掩模13的横截面图，诸如，但不受限于，丙酮清洗。硬掩模13被暴露并用于限定下面的器件层2的预定暴露部分。
图5是示出在适当的蚀刻工艺之后的硬掩模13和限定的器件层12的横截面图。硬掩模13包括抵抗用于蚀刻暴露的器件层12的蚀刻工艺的材料以有效地保护下面的部分器件层12。该蚀刻工艺除去未被硬掩模13保护的器件层2的暴露部分。因此暴露下面衬底1的相应部分。适当的蚀刻工艺包括，但不受限于，适当的等离子体蚀刻工艺，也已知为干法蚀刻。适当的等离子体蚀刻工艺包括，但并不受限于，公知的CH4+H2+O2工艺。等离子体蚀刻特别有用于高分辨率的材料去除以仅选择蚀刻没有在硬掩模13的遮蔽下的器件层2。结果是限定的器件层12具有好的基本上与硬掩模侧壁23共平面的良好限定的器件侧壁32。
图6是示出通过蚀刻器件侧壁32形成的半导体器件22的横截面图。适当的湿法蚀刻工艺用于除去硬掩模13周边下面的器件材料以在硬掩模13与半导体器件22之间形成阶跃界面42。其中半导体器件22包括化合物半导体，诸如，但不受限于InP，适当的湿法蚀刻溶液包括，但不受限于，盐酸(HCl，HCl+H3PO4)。阶跃界面42限定掩模悬垂部或下部凹陷，例如，但不受限于此，该悬垂部或下部凹陷遮蔽衬底1在器件侧壁32之下或附近的部分的宽度近似几个微米。
根据本发明方法的其它实施例采纳湿法蚀刻工艺而不是等离子体蚀刻用于制造如图5示出的限定的器件层12。湿法蚀刻工艺用于从衬底1上除去未被硬掩模13保护的器件层2的部分，以及硬掩模13周边下面的器件层2的部分，如图6中所示，来限定器件侧壁32和阶跃界面42。
图7是示出施加于衬底1的保形钝化层5的横截面图。施加钝化层5以包封半导体器件22。施加的钝化层表面85延伸至离衬底1预定的高度，该高度至少在器件表面52的高度之上。钝化层15保形于阶跃界面42和直接在硬掩模13与衬底1之间的区域。钝化层5预选自具有适当电特性和蚀刻特性的材料。适用于钝化层5的材料包括，但并不受限于，二苯并甲基环戊烯醇酮(Bisbenzocyclotene BCB)聚合物。在一种应用技术中，其中，钝化材料旋涂到衬底1上以渗透到下面并保形于阶跃界面42，由此密封并钝化半导体器件22的器件侧壁32。
图8是示出在适当的蚀刻工艺之后的钝化层15的横截面图。蚀刻工艺制造在硬掩模13与衬底1之间的高度处离衬底1的高度低于硬掩模13的钝化层表面35。硬掩模13保护由硬掩模13的周边限定的、在硬掩模13与衬底1之间、相邻于器件侧壁32的钝化层15的部分免受蚀刻工艺以形成钝化衬里55。硬掩模13还结合钝化衬里55来保护器件侧壁32与钝化衬里55之间的界面不暴露于蚀刻工艺中，这减小或消除了开槽的可能性。存在于钝化衬里55中并相邻于器件侧壁32的任何微空隙没有暴露于蚀刻工艺中，且因此，大大减小或消除了蚀刻的空隙扩大暴露器件侧壁32的可能。此外，保护包封的半导体器件22不暴露于蚀刻工艺，减小或防止蚀刻引起的损害。
图9是在除去暴露器件表面52和共平面钝化衬里表面65的硬掩模13之后的横截面图。在形成阶跃界面42之前最初保形于限定器件层12的表面特性的硬掩模13，如图5中所示，提供钝化层5所保形于的形状或模子，其将在最终的钝化衬里表面65上给予互补表面。这提供器件表面52与钝化衬里表面65形成具有小到零阶跃高度的平坦化表面10a。在该实施例中，平坦化表面10a在离衬底1的高度高于钝化层表面35的高度延伸。
硬掩模13最小化钝化层表面35不均匀性的影响或在蚀刻工艺中的不均匀性的影响，因为平坦化表面10a不由蚀刻工艺限定，而是由硬掩模13自身决定。这允许放宽工艺容限以及减小缺陷比率。硬掩模13还减小或消除剩余的钝化材料余留在器件表面52上的可能性，因为保护其不与钝化材料接触。
最终的平坦化表面10a特别适合于形成高分辨率的材料层，诸如，但不受限于，在半导体器件与其它电元件之间形成电互连的构图的导电金属化材料层(未示出)，该电子元件，诸如，但不受限于，半导体器件以及电源节点。取决于平坦化表面10a与钝化层表面35之间的高度，除平坦化的表面10a之外，钝化层表面35也可以用于较低分辨率的材料层，诸如，但不受限于，金属化键合焊盘(未示出)。
图10和11示出根据本发明方法的另一实施例的结果。图10是示出在用于将钝化层25的钝化层表面45降低至离衬底1的高度低于硬掩模表面13且与硬掩模侧壁23相邻的蚀刻工艺后的被蚀刻的钝化层25的横截面图。
图11是在除去暴露器件表面52和共平面钝化衬里表面65的硬掩模13之后的横截面图。硬掩模13保护在硬掩模13与衬底1之间的钝化层25的部分免受蚀刻工艺以形成相邻于器件侧壁32的钝化衬里55。器件表面52与共平面钝化衬里表面65产生平坦化表面10b，该平坦化表面10b凹陷离衬底1的高度低于在其上可形成附加的材料层的钝化层表面45。
会意识到衬底1上的平坦化表面10a、b离衬底1的高度取决于半导体器件22的高度。还会意识到为了特殊目的预定，钝化层表面35、45的高度可以在相邻于硬掩模表面13的高度至由衬底1表面限定的高度之间改变。
图12是根据本发明方法的实施例方法的流程图。根据本发明实施例的一种方法包括提供具有一层或更多器件层和硬掩模层的衬底，60；在硬掩模层的预定表面区域上提供抗蚀剂掩模来限定暴露的掩模层，62；除去暴露的硬掩模层并除去抗蚀剂层来限定器件层上的硬掩模层以限定暴露的器件层，64；利用适合的工艺除去暴露的器件层，诸如，但不限于，干法蚀刻工艺，留下至少一个具有由硬掩模的遮蔽限定的暴露侧壁的半导体器件，66；利用适合的工艺除去暴露侧壁的部分，诸如，但不受限于，湿法蚀刻工艺，以在硬掩模与器件侧壁之间形成阶跃界面，从而形成遮蔽半导体器件周边附近的衬底部分的掩模悬垂部，68；在衬底上提供保形于并覆盖半导体器件和至少部分硬掩模的钝化层来限定钝化层表面，70；利用适合的工艺，诸如，但不受限于，蚀刻，将钝化层表面降低至离衬底的高度低于硬掩模，72；并除去硬掩模以暴露包括半导体器件和在半导体器件周边附近的延伸于钝化层的高度之上的钝化衬里的平坦化表面，74。
根据本发明方法的另一实施例包括本质上与上面提供的方法相同的方法，其中适合的工艺包括，但不受限于，用于除去暴露的器件层来留下具有由硬掩模的遮蔽限定的暴露侧壁的半导体器件的湿法蚀刻工艺，66。
根据本发明方法的其它实施例包括本质上与上面直接提供的两种方法相同的方法，其中利用适合的工艺，诸如，但不受限于，蚀刻，来将钝化层表面降低至相邻于硬掩模的高度，73；和除去硬掩模以暴露包括半导体器件和在半导体器件周边附近的凹陷在低于钝化层的高度的钝化衬里的平坦化表面，75。
图13是示出根据本发明的另一实施例的施加于图5的衬底1的保形钝化层7的横截面图。施加钝化层7以保形于并覆盖半导体器件12。施加的钝化层表面17延伸至离衬底1的预定高度不低于器件表面52高度，在该实施例中，延伸至硬掩模13之上的高度。钝化层5保形于半导体器件12、硬掩模13和衬底1。钝化层7预选自具有适当的电特性和蚀刻特性的材料。适用于钝化层7的材料包括，但不受限于，二苯并甲基环戊烯醇酮(Bisbenzocyclotene BCB)聚合物。在一种应用技术中，其中，钝化材料旋涂到衬底1上，这样密封并钝化半导体器件12的器件侧壁32。
图14是示出在图13的钝化层25的适合的蚀刻工艺之后的钝化层25的横截面图。蚀刻工艺产生离衬底1的高度基本相同于硬掩模表面33的钝化层表面37。硬掩模13遮蔽半导体器件12不暴露于蚀刻工艺。硬掩模13的厚度提供容许一定程度开槽的容限。沟槽18从钝化层表面37延伸至不深于硬掩模13的厚度，这防止了器件侧壁32暴露。存在于钝化层27中并相邻于器件侧壁32的任何微空隙不暴露于蚀刻工艺，因为在到达器件表面52的高度之下的高度之前蚀刻停止，以至防止在器件表面52之下高度的诸如空隙的任何缺陷蚀刻暴露，且因此，大大减小或消除蚀刻空隙扩大暴露器件侧壁32的潜能。此外，保护包封的半导体器件12不暴露于蚀刻工艺，从而减小或防止蚀刻引起的损害。硬掩模13保护器件表面52不暴露于钝化层15，且因此，减小或消除关于余留在器件表面52上的剩余钝化材料的问题。
图15是在除去硬掩模13之后暴露器件表面52的横截面图。在蚀刻工艺中除去硬掩模13，该蚀刻工艺基本上不会有害地影响钝化层37或半导体器件12。将形成在钝化层表面37与器件表面52之间的阶跃9控制在可接受的阶跃高度或之下以允许进一步的处理，诸如，金属化迹线或互连的添加。在该实施例中，硬掩模13具有由最大可接受阶跃高度9限定的最大厚度。例如，大约0.5微米的阶跃高度会被接受，其中互连要沉积在器件表面52和周围的钝化层37上。可以容许较大的阶跃高度9，其中器件表面上使用可保形的互连材料沉积工艺。
图16是示出根据本发明的另一实施例在图13的衬底1的适合的蚀刻工艺之后的钝化层47的横截面图。该蚀刻工艺产生在器件表面52与硬掩模表面33的高度之间的钝化层表面57。控制蚀刻工艺以便于在器件表面52的高度上有足够的钝化材料以容许开槽。
图17是在除去暴露器件表面52的硬掩模13之后的横截面图。如图15的实施例中，形成在钝化层表面57与器件表面52之间的阶跃19控制在可接受的阶跃高度或之下。在该实施例中，硬掩模13在器件表面52上具有大于可接受的阶跃高度的尺寸，因为蚀刻钝化层表面27至硬掩模表面33之下。
图18是根据本发明方法的实施例方法的流程图。根据本发明实施例的一种方法包括提供具有一层或更多器件层和硬掩模层的衬底，100；在硬掩模层的预定表面区域上提供抗蚀剂掩模来限定暴露的硬掩模层，102；除去暴露的硬掩模层并除去抗蚀剂层来限定器件层上的硬掩模以限定暴露的器件层，104；利用适合的工艺，诸如，但不受限于，干法蚀刻工艺，除去暴露的器件层，来限定至少一个具有由硬掩模的遮蔽限定的暴露侧壁的半导体器件，106；提供限定衬底上钝化层表面的保形于并覆盖至少一个半导体器件和至少部分相应硬掩模的钝化层，108；利用适合的工艺，诸如，但不受限于，蚀刻，将钝化层表面降低至硬掩模表面的高度或降低至硬掩模表面与器件表面之间，110；和除去硬掩模以暴露器件表面，112。
图19是包括多个互连元件92、94的组件90的顶视图，其中至少一个元件92包括根据本发明方法的实施例制造的半导体器件。对该半导体器件测试、分离、封装、将其并入元件92中并集成于组件90中。组件90的实例包括，但不受限于，蜂窝电话、网络系统、高亮度(HB)发光二极管(LED)、激光二极管(LD)、光电二极管、调制二极管和多结太阳能电池。
根据本发明的方法用于制造许多类型的半导体器件，诸如，但不受限于，异质双极型晶体管(HBT)和在无线可移动电话、蜂窝电话以及其它通信装置中流行的高电子迁移率晶体管(HEMT)。
根据本发明的方法可以用于制造基于适合许多应用的各种半导体材料的半导体器件。例如，但不限于此，磷化铟(InP)基半导体器件适合于通信网络，因为InP器件具有提供功能可靠的且高速操作的有用于宽带光纤和无线元件的能力。
氮化镓基半导体器件适合于蓝光谱的HB-LED和激光二极管，以及取决于GaN的密集存储数据和信息能力的存储器件。基于砷化镓单片微波集成电路(GaAs MMIC)的器件具有输送宽范围波长的能力，诸如与用MMIC器件在地球上的具有圆盘式卫星电视天线的任何地方传送的电视卫星发射相关的那些器件。
虽然为了描述优选的实施例，这里已经示例出并描述了具体的实施例，但是本领域普通技术人员会意识到意在获得相同目的的各种替换的和/或等同的实施方式可以在不脱离本发明的范围下代替所示和所述的具体的实施例。本领域技术人员很容易意识到本发明可以在非常广泛的实施例中实施。该申请旨在覆盖在此公开的实施例的任何适应性改变或变化。因此，显然其旨在本发明仅由权利要求及其等同物来限定。
权利要求
1.一种制造微电子元件的方法，包括在衬底上形成器件层；在器件层上形成硬掩模层；在硬掩模层上形成抗蚀剂掩模，来限定暴露的硬掩模层；从器件层上除去暴露的硬掩模层以形成限定暴露的器件层的硬掩模；从衬底上除去抗蚀剂掩模和暴露的器件层；除去硬掩模与硬掩模周边附近的衬底之间的部分器件层来限定器件层与硬掩模之间的阶跃界面；用钝化层覆盖器件层和至少部分硬掩模以及相邻的衬底，来限定钝化层表面；将钝化层表面降低至暴露硬掩模；和除去硬掩模。
2.权利要求1的方法，其中从衬底上除去暴露的器件层包括利用干法蚀刻工艺从衬底上除去暴露的器件层；和其中除去硬掩模与硬掩模周边附近的衬底之间的部分器件层包括利用湿法蚀刻工艺除去硬掩模与硬掩模周边附近的衬底之间的部分器件层。
3.权利要求1的方法，其中从衬底上除去暴露的器件层和除去硬掩模与硬掩模周边附近的衬底之间的部分器件层包括利用湿法蚀刻工艺层从衬底上除去暴露的器件层并除去硬掩模与硬掩模周边附近的衬底之间的部分器件层。
4.权利要求1的方法，其中降低钝化层表面以暴露硬掩模包括将钝化层表面降低至离衬底的高度低于硬掩模。
5.权利要求1的方法，其中降低钝化层表面以暴露硬掩模包括将钝化层表面降低至邻近硬掩模。
6.权利要求1的方法，其中在器件层上形成硬掩模层包括在器件层上形成硬掩模层，该硬掩模层包括选自由二氧化硅、氮化硅、半导体和金属组成的组中的材料。
7.权利要求1的方法，其中在衬底上形成器件层包括在衬底上形成半导体层。
8.权利要求1的方法，其中用钝化层覆盖器件层和至少部分硬掩模以及相邻于器件层的至少部分衬底包括用聚合物层覆盖器件层和至少部分硬掩模以及相邻于器件层的至少部分衬底，聚合物层保形于器件层与硬掩模之间的阶跃界面。
9.权利要求1的方法，其中在器件层上形成硬掩模层包括在器件层上形成硬掩模层，该硬掩模层包括选自由二氧化硅、氮化硅、半导体和金属组成的组中的材料。
10.一种用于制造半导体器件的方法，包括提供具有形成于其上的半导体层和硬掩模层的衬底；在硬掩模层的预定区域上提供抗蚀剂掩模限定暴露的硬掩模层；除去暴露的硬掩模层并除去抗蚀剂掩模以显露限定暴露的半导体层的硬掩模；从衬底上除去暴露的半导体层来限定一个或更多具有暴露的器件侧壁的器件；除去硬掩模周边附近的每一暴露的器件侧壁的一部分来在硬掩模与器件侧壁之间形成阶跃界面，从而限定延伸在相邻于器件侧壁的衬底部分上的掩模悬垂部；在衬底上提供保形于并覆盖器件和至少部分硬掩模的钝化层；提供离衬底的高度低于硬掩模顶表面的钝化层的顶表面；和除去硬掩模暴露器件表面和每一器件侧壁周围的共平面的钝化衬里表面。
11.权利要求10的方法，其中从衬底上除去暴露的半导体层来限定一个或更多具有暴露的器件侧壁的器件包括利用干法蚀刻工艺从衬底除去暴露的半导体层来限定一个或更多具有暴露的器件侧壁的器件，和其中除去硬掩模周边附近的每一暴露的器件侧壁的一部分来在硬掩模与器件侧壁之间形成阶跃界面以限定延伸于相邻于器件侧壁的衬底部分上的掩模悬垂部包括利用湿法蚀刻工艺除去硬掩模周边附近的每一暴露的器件侧壁的一部分来在硬掩模与器件侧壁之间形成阶跃界面以限定延伸于相邻于器件侧壁的衬底部分上的掩模悬垂部。
12.权利要求10的方法，其中从衬底上除去暴露的半导体层来限定一个或更多具有暴露的器件侧壁的器件和除去硬掩模周边附近的每一暴露的器件侧壁的一部分来在硬掩模与器件侧壁之间形成阶跃界面来限定延伸于相邻于器件侧壁的衬底部分上的掩模悬垂部包括利用湿法蚀刻工艺从衬底上除去暴露的半导体层来限定一个或更多具有暴露的器件侧壁的器件和利用湿法蚀刻工艺除去硬掩模周边附近的每一暴露的器件侧壁的部分来在硬掩模与器件侧壁之间形成阶跃界面以限定延伸于相邻于器件侧壁的衬底部分上的掩模悬垂部。
13.权利要求10的方法，其中提供离衬底的高度低于硬掩模顶表面的钝化层顶表面和除去硬掩模以暴露器件表面和每一器件侧壁附近的共平面钝化衬里表面包括提供离衬底的高度低于硬掩模的钝化层顶表面；和除去硬掩模以在高于钝化层的高度处暴露器件表面和每一器件侧壁附近的共平面钝化衬里表面。
14.权利要求10的方法，其中提供离衬底的高度低于硬掩模顶表面的钝化层的顶表面和除去硬掩模以暴露器件表面和每一器件侧壁附近的共平面钝化衬里表面包括提供至邻近硬掩模的高度的钝化层顶表面；和除去硬掩模以在低于钝化层的高度处暴露器件表面和每一器件侧壁附近的钝化衬里表面。
15.权利要求10的方法，其中提供硬掩模层包括提供包括选自由二氧化硅和氮化硅组成的组中的材料的硬掩模层。
16.权利要求10的方法，在衬底上提供保形于并覆盖半导体器件和至少部分硬掩模的钝化层包括在衬底上提供包封半导体器件和至少部分硬掩模的聚合物层。
17.权利要求10的方法，其中提供硬掩模层包括提供包括选自由二氧化硅、氮化硅、半导体和金属组成的组中的材料的硬掩模层。
18.一种用于制造组件的方法，包括互连多个元件，其中至少一个元件包括半导体器件，该半导体器件利用下述方法制造，该方法包括提供具有一层或更多层半导体层以及形成于其上的硬掩模层的衬底；在硬掩模层的预定表面区域上提供抗蚀剂掩模；除去暴露的硬掩模层并除去抗蚀剂层以显露半导体层上的硬掩模；从衬底上除去没有被硬掩模覆盖的半导体层来限定具有由硬掩模的遮蔽限定的暴露的器件侧壁的半导体器件；除去硬掩模与硬掩模周边附近的衬底之间的部分器件侧壁来在硬掩模与器件侧壁之间形成阶跃界面从而限定遮蔽器件侧壁周围的部分衬底的掩模悬垂部；在衬底上提供保形于并覆盖半导体器件和至少部分硬掩模的钝化层；将钝化层的顶表面降低至离衬底的高度低于硬掩模的顶表面；和除去硬掩模以暴露半导体器件表面和半导体器件周边附近的共平面的钝化衬里。
19.权利要求18的方法，其中从衬底上除去没有被硬掩模覆盖的半导体层来限定具有由硬掩模的遮蔽限定的暴露的器件侧壁的半导体器件包括利用干法蚀刻工艺除去暴露的器件层来限定具有由硬掩模的遮蔽限定的暴露的器件侧壁的半导体器件，和除去硬掩模与硬掩模周边附近的衬底之间的部分器件侧壁来在硬掩模与器件侧壁之间形成阶跃界面从而限定遮蔽半导体器件周边附近的部分衬底的掩模悬垂部包括利用湿法蚀刻工艺除去部分器件侧壁来在硬掩模与器件侧壁之间形成阶跃界面从而限定遮蔽邻近器件侧壁的衬底部分的掩模悬垂部。
20.权利要求18的方法，其中从衬底上除去没有被硬掩模覆盖的半导体层来限定具有由硬掩模的遮蔽限定的暴露的器件侧壁的半导体器件和除去硬掩模与硬掩模周边附近的衬底之间的部分器件侧壁来在硬掩模与器件侧壁之间形成阶跃界面从而限定遮蔽器件侧壁周边附近的部分衬底的掩模悬垂部包括利用湿法蚀刻工艺除去暴露的半导体层的一部分以形成半导体器件以在硬掩模与器件侧壁之间形成阶跃界面来限定遮蔽器件侧壁周边附近的部分衬底的掩模悬垂部。
21.权利要求18的方法，其中将钝化层的表面降低至低于硬掩模顶表面的高度和除去硬掩模以暴露半导体器件的表面和半导体器件周边附近的共平面的钝化衬里包括将钝化层的表面降低至低于硬掩模的高度；和除去硬掩模以暴露半导体器件的表面和延伸于钝化层之上的半导体器件周边附近的共平面的钝化衬里。
22.权利要求18的方法，其中将钝化层的表面降低至低于硬掩模顶表面的高度和除去硬掩模以暴露半导体器件的表面和半导体器件周边附近的共平面钝化衬里包括将钝化层的表面降低至相邻于硬掩模的高度；和除去硬掩模以暴露半导体器件的表面和凹陷至低于钝化层的高度的半导体器件周边附近的共平面钝化衬里。
23.权利要求18的方法，其中提供具有硬掩模层的衬底包括提供具有包括选自由二氧化硅和氮化硅组成的组中的材料的硬掩模层的衬底。
24.权利要求18的方法，其中在衬底上提供包封半导体器件和至少部分硬掩模的钝化层包括在衬底上提供保形于并覆盖半导体器件和至少部分硬掩模的聚合物层。
25.权利要求18的方法，其中提供硬掩模层包括提供包括选自由二氧化硅、氮化硅、半导体和金属组成的组中的材料的硬掩模层。
26.一种用于制造半导体器件的方法，包括提供具有一层或更多器件层和硬掩模层的衬底；在硬掩模层的预定表面区域上提供抗蚀剂掩模限定暴露的硬掩模层；除去暴露的硬掩模层和除去抗蚀剂层来在器件层上限定硬掩模以限定暴露的器件层；利用适合的工艺除去暴露的器件层，限定至少一个具有由硬掩模的遮蔽限定的暴露的侧壁的半导体器件；在衬底上提供限定钝化层表面的保形于并覆益至少一个半导体器件和至少部分相应硬掩模的钝化层；利用适合的工艺，诸如，但不受限于，蚀刻，将钝化层表面降低至硬掩模表面的高度或硬掩模表面与器件表面之间；和除去硬掩模暴露器件表面。
27.权利要求26的方法，其中利用包括采用等离子体蚀刻工艺的适合工艺除去暴露的器件层。
全文摘要
根据本发明的方法的实施例在半导体器件与部分周围钝化材料之间提供平坦化的表面。该方法包括在钝化层蚀刻工艺之后使用将平坦化表面限定为硬掩模与钝化层和器件两者之间的界面的硬掩模。最终的平坦化表面具有小至零的阶跃高度，其对钝化层不均匀性和蚀刻不均匀性不敏感，提供器件侧壁的完整钝化，保护器件不受蚀刻引起的损害，和防止钝化层空隙的有害影响。该方法可用于电子和光子系统的半导体器件制造，诸如，但不受限于，蜂窝电话、网络系统、高亮度(HB)发光二极管(LED)、激光二极管(LD)和多结太阳能电池。
文档编号H01L21/033GK1685487SQ200380100110
公开日2005年10月19日 申请日期2003年12月18日 优先权日2003年6月14日
发明者P·弗里斯, J·汉伯格 申请人:英特尔公司