专利名称：半导体组件的多重间隙壁宽度的制造方法
技术领域：
本发明涉及一种半导体组件的多重间隙壁宽度(Multiple Spacer Widths)的制造方法，特别是涉及一种利用选择性沉积(Selective Deposition)方式制作半导体组件的多重间隙壁宽度的方法。
背景技术：
在发展嵌入式内存(Embedded Memory)、混合模式(Mixed-Mode)/射频(Radio Frequency；RF)讯号或系统芯片(System On a Chip；SOC)电路等组件时，晶体管架构对集成电路(Integrated Circuits；IC)设计而言是相当关键的技术。晶体管的性能主要取决于晶体管的架构，而不同宽度的间隙壁则可提供设计者更多的可能性，进而可针对各式应用需求设计出所需的晶体管性能。也就是说，对于晶体管架构的设计，不同宽度的间隙壁可提供非常大的弹性空间，而使晶体管组件获得最佳化的性能表现。
举例而言，一个系统芯片架构可能就需要至少三种不同宽度的闸极间隙壁的晶体管。然而，间隙壁的宽度主要取决于所在的图案结构的高度，除非改变图案结构的高度，否则难以获得不同宽度的间隙壁。
目前，制作不同宽度的间隙壁时，是在图案结构上依序进行多次间隙壁材料层的沉积步骤以及回蚀刻步骤，才得以获得各式不同宽度的间隙壁。然而，多次的回蚀刻步骤，将会对暴露的基材表面造成伤害，而导致组件的性能表现降低。
发明内容
鉴于上述现有制作间隙壁的技术中，在制作不同宽度的间隙壁时，会严重伤害基材表面，而使基材表面产生缺陷，影响组件的性能。无法提供有效的方式来制作各种不同宽度的间隙壁供各种晶体管组件应用。
因此，本发明的主要目的之一在于提供一种半导体组件的多重间隙壁宽度的制造方法，其在图案结构的侧壁上形成第一间隙壁后，利用选择性沉积技术，先使部分第一间隙壁上产生活性悬浮键(Dangling Bonds)。如此一来，这些活性悬浮键会与后续沉积的第二间隙壁材料反应而改变此部分的第二间隙壁材料的特性，进而可顺利去除不具活性悬浮键的第一间隙壁外的第二间隙壁材料，而获得仅由第一间隙壁构成及由第一间隙壁与第二间隙壁构成的二种不同间隙壁结构。故，可轻易获得不同宽度的间隙壁结构。
本发明的再一目的在于提供一种半导体组件的多重间隙壁宽度的制造方法，不需通过多次的回蚀刻步骤，即可顺利获得各式具不同宽度的间隙壁。因此，可避免基材表面受损而产生缺陷，进而可提升组件的性能。
根据以上所述的目的，本发明提供了一种半导体组件的多重间隙壁宽度的制造方法，至少包括提供一基材，其中此基材上已形成若干个图案结构位于部分的基材上；于每一个图案结构的侧壁上形成一间隙壁；以及进行若干次选择性沉积步骤，其中每一次选择性沉积步骤在这些图案结构的至少一者的间隙壁上形成至少包括此间隙壁的一扩充间隙壁结构。如此一来，可形成具多重间隙壁宽度的半导体组件。
其中，上述的选择性沉积步骤先进行表面处理步骤，以在间隙壁或所形成的扩充间隙壁的表面上产生活性悬浮键。接着，再覆盖一层间隙壁材料。于是，此层间隙壁材料与位于间隙壁或所形成的扩充间隙壁表面的活性悬浮键反应，而产生性质上的改变，进而与其它未参与反应的间隙壁材料有性质上的差异。因此，可顺利去除未与悬浮键反应的间隙壁材料，而于间隙壁或先前所形成的扩充间隙壁上形成一层新的扩充间隙壁，相当轻易即可获得具不同宽度的间隙壁结构。
图1至图9是绘示本发明的一较佳实施例的半导体组件的多重间隙壁宽度的制程剖面图。
具体实施例方式
本发明揭露一种半导体组件的多重间隙壁宽度的制造方法，利用选择性沉积技术，可在避免伤害基材质量下，轻易获得具各种不同宽度的间隙壁，而可应用于各式集成电路组件的晶体管架构设计中。为了使本发明的叙述更加详尽与完备，可参照下列描述并配合图1至图9的图标。
请参照图1至图9，其绘示本发明的一较佳实施例的半导体组件的多重间隙壁宽度的制程剖面图。首先，利用例如沉积、微影、以及蚀刻等制程在部分的基材100上形成数个具不同宽度的图案结构，例如闸极102与闸极104，其结构如图1所示。其中，基材100的材料可例如为半导体材料，而闸极102与闸极104的材料可为导电材料，例如复晶硅或金属等。
接着，利用例如化学气相沉积(Chemical Vapor Deposition；CVD)的方式形成间隙壁材料层106覆盖在闸极102、闸极104、以及暴露的基材100上，如图2所示的结构。其中，间隙壁材料层106的材料可为介电材料。完成间隙壁材料层106的沉积后，利用例如回蚀刻的方式移除部分的间隙壁材料层106，直至暴露出部分的闸极102与部分的闸极104，并暴露出基材100的部分表面，而在闸极102的侧壁形成间隙壁108以及在闸极104的侧壁形成间隙壁110，如图3所示。
此时，可进行半导体组件的多重间隙壁宽度的制作，请参照图4，首先对图3的结构进行表面处理步骤，以在间隙壁108的表面以及间隙壁110的表面产生活性悬浮键。在本发明的较佳实施例中，上述的表面处理步骤可利用电浆112来进行表面处理。利用电浆112进行表面处理时，所使用的反应气体为氧化性气体，例如含氮(N)气体，而此含氮气体可例如为一氧化二氮(N2O)或氨气(NH3)等。此外，利用电浆112进行处理时，功率较佳是控制在介于800瓦特(watt)至1200瓦特之间，反应温度较佳是控制在介于300℃至500℃之间，反应压力较佳是控制在介于4托耳(torr)至6托耳之间。上述的表面处理步骤除了可运用电浆处理方式外，也可利用离子束(Ion-beam)处理等仅可于间隙壁材料上产生悬浮键的表面处理技术来进行。
待完成表面处理后，利用例如沉积的方式形成间隙壁材料层113覆盖在闸极102、闸极104、间隙壁108、间隙壁110及基材100上。其中，间隙壁材料层113的材料可例如为介电材料。由于间隙壁108与间隙壁110的表面具有活性悬浮键，因此位于间隙壁108与间隙壁110上方的间隙壁材料层113会与所产生的活性悬浮键反应，而分别在间隙壁108以及间隙壁110上方形成反应区114以及反应区116，如图5所示。
间隙壁材料层113与活性悬浮键反应后，反应区114与反应区116的材料性质产生变化，而使得反应区114与反应区116的性质与其它未参与反应的间隙壁材料层113的性质不同。于是，反应区114以及反应区116的蚀刻速率不同于未参与反应的间隙壁材料层113。因此，可以例如蚀刻的方式，利用反应区114以及反应区116与未参与反应的间隙壁材料层113之间所具有的蚀刻选择比，顺利地移除未参与反应的间隙壁材料层113，而暴露出闸极102、闸极104、以及基材100，如图6所示。而留在间隙壁108上的反应区114以及间隙壁110上的反应区116则分别形成扩充的间隙壁118以及间隙壁120。
本发明的一特征就是利用表面处理技术在先前所形成的间隙壁结构上形成活性悬浮键，而使后续形成的间隙壁材料与这些活性悬浮键反应进而改变覆盖在先前的间隙壁结构上的间隙壁材料的性质。如此一来，可于先前形成的间隙壁结构上顺利形成扩充间隙壁，而达到改变间隙壁宽度的目的。
然后，请参照图7，可依组件的需求，利用例如微影技术于闸极104及其侧壁上的间隙壁120上方形成由例如光阻层122所构成的隔离结构。再利用上述的表面处理技术，以例如电浆124对闸极102与间隙壁118所构成的复合结构进行表面处理，而同样仅在间隙壁118上形成活性悬浮键。
待表面处理步骤完成后，先移除光阻层122，再利用例如沉积的方式形成间隙壁材料层126覆盖在闸极102、闸极104、间隙壁118、间隙壁120、以及基材100上。上述之间隙壁材料层126的材料可例如为介电材料。其中，间隙壁材料层106、间隙壁材料层113、以及间隙壁材料层126的材料可完全相同，可完全不同，也可部分相同。由于间隙壁118的表面具有活性悬浮键，因此位于间隙壁118上方的间隙壁材料层126会与间隙壁118上的活性悬浮键产生反应，而在间隙壁118上方形成反应区128，如图8所示。
间隙壁材料层126与活性悬浮键反应后，反应区128的材料性质产生变化而与其它未参与反应的间隙壁材料层126的性质不同。因此，反应区128的蚀刻速率与未参与反应的间隙壁材料层126的蚀刻速率不同。如此一来，可以例如蚀刻的方式，利用反应区128与未参与反应的间隙壁材料层126间的蚀刻速率的差异，轻易去除未参与反应的间隙壁材料层126，而暴露出闸极102、闸极104、间隙壁130、间隙壁120、以及基材100。此时，存留在间隙壁118上的反应区128形成扩充的间隙壁130，而形成如图9所示的结构。如此一来，闸极102侧壁上由间隙壁108以及扩充的间隙壁118与间隙壁130所构成的间隙壁结构的宽度132不同于闸极104侧壁上由间隙壁110与扩充的间隙壁120所构成的间隙壁结构的宽度134。因此，可根据组件的需求，顺利制作出具多重间隙壁宽度的半导体组件。
本发明的又一特征就是可通过屏蔽的方式，顺利提供各图案结构不同宽度的间隙壁结构，以供各种组件需求应用。
值得注意的一点是，在上述本发明的较佳实施例中，闸极102的间隙壁结构由间隙壁108以及后续扩充的间隙壁118与间隙壁130所构成，闸极104的间隙壁结构则由间隙壁110与后续扩充的间隙壁120所构成。然而，本发明的各图案结构侧壁上的间隙壁结构可依组件的需求来增减扩充间隙壁的数量，进而提供半导体组件各种具不同宽度的间隙壁结构。以上所述仅是用来举例说明，本发明的各图案结构的扩充间隙壁数量并不限于上述。
综上所述，本发明的一优点就是因为可在图案结构的侧壁上形成第一间隙壁后，先行利用选择性沉积技术，于第一间隙壁上产生活性的悬浮键。如此一来，后续沉积的第二间隙壁材料会与这些活性悬浮键反应，使得第一间隙壁上的第二间隙壁材料的性质产生变化，而与其余未反应的第二间隙壁材料之间具有蚀刻选择比。因此，可顺利扩充间隙壁的宽度，并获得具不同宽度的间隙壁结构。
本发明的又一优点是因为不需通过多次的回蚀刻步骤，即可顺利提供半导体组件各式具不同宽度的间隙壁结构。因此，不仅可避免基材表面受损而产生缺陷，更可达到有效提升组件性能的目的。
权利要求
1.一种半导体组件的多重间隙壁宽度的制造方法，其特征在于该制造方法至少包括提供一基材，其中该基材上已形成若干个图案结构位于部分的该基材上于每一这些图案结构的侧壁上形成一间隙壁；以及进行选择性沉积步骤，其中选择性沉积步骤在该些图案结构的至少一者的该间隙壁上形成至少包括该间隙壁的一扩充间隙壁结构。
2.根据权利要求1所述的半导体组件的多重间隙壁宽度的制造方法，其特征在于每一图案结构的宽度相同。
3.根据权利要求1所述的半导体组件的多重间隙壁宽度的制造方法，其特征在于每一图案结构的宽度不同。
4.根据权利要求1所述的半导体组件的多重间隙壁宽度的制造方法，其特征在于每一图案结构的侧壁上形成该间隙壁的步骤至少包括形成一间隙壁材料层覆盖在每一图案结构以及该基材上；以及进行一回蚀刻步骤直至暴露出每一图案结构。
5.根据权利要求4所述的半导体组件的多重间隙壁宽度的制造方法，其特征在于该间隙壁材料层的材料为介电材料。
6.根据权利要求1所述的半导体组件的多重间隙壁宽度的制造方法，其特征在于选择性沉积步骤至少包括对该些图案结构的该者进行一表面处理步骤，以在这些图案结构的该者的该扩充间隙壁结构上形成若干个悬浮键；形成一间隙壁材料层覆盖在这些图案结构的该者上，其中位于这些图案结构的该者的该扩充间隙壁结构上方的该间隙壁材料层与这些悬浮键反应；以及移除未与该些悬浮键反应的该间隙壁材料层。
7.根据权利要求6所述的半导体组件的多重间隙壁宽度的制造方法，其特征在于该表面处理步骤为一电浆处理步骤，且该电浆处理步骤至少包括使用一氧化性气体。
8.根据权利要求7所述的半导体组件的多重间隙壁宽度的制造方法，其特征在于该电浆处理步骤至少包括使用一反应气体，且该反应气体选自于由含氮气体、一氧化二氮、以及氨气所组成的一族群。
9.根据权利要求7所述的半导体组件的多重间隙壁宽度的制造方法，其特征在于该电浆处理步骤至少包括控制一功率介于800瓦特至1200瓦特之间；控制一反应温度介于300℃至500℃之间；以及控制一反应压力介于4托耳至6托耳之间。
10.根据权利要求6所述的半导体组件的多重间隙壁宽度的制造方法，其特征在于该表面处理步骤利用一离子束处理技术。
全文摘要
一种半导体组件的多重间隙壁宽度(MultipleSpacer Widths)的制造方法，其在半导体组件的侧壁上形成第一间隙壁后，再进行选择性沉积(SelectiveDeposition)处理，以使第一间隙壁的表面产生悬浮键(Dangling Bonds)，而使后续沉积的第二间隙壁的材料层仅与具有悬浮键的第一间隙壁的表面反应，进而改变位于第一间隙壁上的第二间隙壁的材料层的性质。如此一来，即可轻易去除沉积于第一间隙壁以外未参与反应的第二间隙壁的材料层，而形成具有一间隙壁与二间隙壁的宽度的间隙壁结构。
文档编号H01L21/314GK1542912SQ20041003342
公开日2004年11月3日 申请日期2004年4月7日 优先权日2003年4月7日
发明者刘埃森, 彭宝庆, 雷明达, 林义雄, 林正忠, 林佳惠 申请人:台湾积体电路制造股份有限公司