专利名称：包括异质结的半导体器件的制作方法
技术领域：
本发明涉及一种不同材料在单个电器件中的集成。本发明特别涉及电器件中的材料之间的异质结，并且更特别涉及在第二材料的衬底上生长第一材料的一个或多个纳米结构。
半导体工业基于三个最实用的半导体技术硅(Si)、砷化镓(GaAs)和磷化铟(InP)，可以分为三个主要分支工业。在应用和成熟度方面，硅技术是最占优势的技术，然而，硅的物理性质限制了它在高频应用领域和光学应用领域中的应用，而在这些应用中砷化镓和磷化铟是最合适的材料。作为IV族半导体材料的硅与均为III-V族材料的砷化镓和磷化铟之间的大的晶格失配和热失配使得难以针对这三种材料进行在一个芯片上的集成。
由于使诸如光电子和高频器件的互补III-V族器件的技术和性能与诸如CMOS技术的硅技术相结合的潜力，而使III-V族半导体在硅衬底上的集成受到了极大的关注。
可以通过利用一层或更多的缓冲层而在IV族半导体材料上提供III-V族半导体材料或使III-V族半导体材料与IV族半导体材料集成。
在美国专利申请2003/0038299中，可以通过使用两个连续的缓冲层，例如氧化硅和钛酸锶，将单晶GaAs层生长在硅衬底上。这些缓冲层用于调节这些层之间的一些晶格失配。
如在上述现有技术中所做的那样，施加缓冲层的缺点可包括在上层和衬底之间不存在电接触，为了形成缓冲层的不同工艺步骤的数量使得生长缓冲层非常昂贵，等等。
本发明旨在提供一种改进的电器件。优选地，本发明单独地或以任何组合减轻或缓解一个或多个上述或其他缺点。
相应地，在第一方案中，提供一种电器件，包括具有第一材料的主表面的衬底，以及第二材料的纳米结构，其中第一和第二材料具有相互(mutual)的晶格失配，并且其中纳米结构由衬底支撑并与衬底有外延关系。
第一材料可以包括选自周期表中第一组的至少一种元素，而第二材料可以包括选自第二组的至少一种元素，第二组不同于第一组。
该电器件可以是电子器件、诸如发光二极管或显示器件的发光器件、或者任何其他类型的电器件。
第一材料和第二材料可以选自由由IV族材料、III-V族材料以及II-VI族材料所组成的组。第一和第二材料可以是绝缘材料，即具有低到可以使流过它们的电流被忽略的导电率的材料，它们可以是导电材料，即具有金属的导电率的材料，或者它们可以是半导体材料，即具有介于绝缘体或金属之间的导电率的材料，其中导电率可以取决于各种特性，如杂质水平。第一和第二材料不必具有相同的导电性，即一个可以是绝缘体，而另一个可以是半导体，但是两种材料也可以具有相同的导电性，例如两种材料可以都是半导体材料。
第一和第二材料可以各自包括一种以上的来自周期表的元素，即第一和/或第二材料可以分别是二元、三元、或四元化合物，或者可以分别是含有五种以上元素的化合物。第一材料例如可以是IV族半导体材料，如硅或硅锗(SiGe)，并且第二材料可以是III-V族半导体材料，如InP或GaAs。衬底不必是体材料(bulk material)的衬底。衬底可以是由相同或不同材料的体材料支撑的第一材料的顶层。衬底甚至可以是由体材料支撑的叠层，其中叠层的顶层是第一材料。例如，衬底可以是由硅衬底例如硅晶片支撑的SiGe的顶层。
通过提供第二材料的纳米结构，代替第二材料的覆盖层(overlayer)，可以减少例如两种材料之间的晶格失配等问题。在第一材料上被支撑的第二材料之间的可能的晶格失配不一定导致应变在纳米结构中增加。可以在纳米结构的表面上使应变减轻，由此使得纳米结构具有极少的缺陷，或者甚至可能是没有缺陷，并且还使纳米结构和衬底之间的外延关系成为可能。
本发明基于这样的理解不能在某些衬底的顶部上生长大于一定厚度的某些材料的外延覆盖层。例如，由于晶格失配引起的应变，而不能在IV族例如SiGe衬底上生长厚度大于约20nm的InP外延覆盖层。通过提供与衬底具有外延关系的纳米结构，可以生长厚度大于利用相同材料的覆盖层所获得的厚度的结构。可以使纵向尺寸大于20nm的InP纳米线结构与SiGe衬底具有外延关系，这是因为由于有限的横向尺寸，而使应变相对较小，并且可以在纳米结构的表面上使应变减轻。
纳米结构可以是从衬底向外突出的细长结构。细长的纳米结构可以具有特定的纵横比，即具有特定的长度对直径的比。纵横比可以大于10，如大于25，如大于50，如大于100，如大于250。可以垂直于纳米结构的纵向来获得直径。
纳米结构可以与衬底电接触。在第一和第二材料之间存在电接触以便获得第一材料和第二材料在电器件中的完全集成可能是先决条件。
电接触可以是所谓的欧姆接触，这是在本领域中用于低电阻接触的表述方式。纳米结构和衬底之间的电阻在室温下可以在10-5Ohmcm2以下，如在10-6Ohm cm2以下，如在10-7Ohm cm2以下，如在10-8Ohm cm2以下，如在10-9Ohm cm2以下，或者甚至更低。获得尽可能低的电阻以便减少例如接触区中的热耗散是有利的。
衬底和纳米结构之间的晶格失配可以小于10％，如小于8％，如小于6％，如小于4％，如小于2％。晶格失配可以大于0.1％，大于1％，和/或大于2％。作为III-V族和IV族半导体材料之间的晶格失配的例子，InP与Ge和Si之间的晶格失配分别是3.7％和8.1％。可以在具有这种相对较大的晶格失配的两种材料之间提供外延关系是有利的。预期晶格失配越大，获得的与衬底具有外延关系的纳米结构越细。
纳米结构可以采用纳米管或纳米线的形式，或者是其中纳米管和纳米线都存在的混合形式。纳米管可以是具有空心的细长纳米结构，而纳米线可以是具有材料与外层相同的实心的细长纳米结构。例如，如果由于晶格失配而引起的应变在纳米线的表面上得到减轻，则纳米线的芯和外层可以具有不同的结构。纳米线还可以是具有材料与外层不同的实心的细长纳米结构。
纳米结构可以基本上是单晶的纳米结构。例如对于穿过纳米结构的电流传输的理论阐述，或者其他类型的理论支持或对纳米结构特性的理解，提供单晶的纳米结构是有利的。此外，基本上为单晶的纳米结构的其他优点包括与基于非单晶纳米结构的器件相比，可以实现操作限定得更好的器件，例如可以获得具有限定得更好的电压阈值、具有较少漏电流、具有较好导电性等的晶体管器件。
纳米结构可以是本征半导电的、掺杂成p型半导电的、或掺杂成n型半导电的。此外，纳米结构可以包括至少两段，并且其中每段要么是本征半导体，要么是n型半导体或p型半导体。因此可以提供不同类型的半导体器件部件，如包括pn结、pnp结、npn结等的部件。例如，可以使用汽相淀积法来获得纵向上的段，并且在生长期间改变蒸汽的组成。
纳米结构可以是选自由声子带隙器件、量子点器件、热电器件、光子器件、纳米机电致动器、纳米机电传感器、场效应晶体管、红外检测器、谐振隧穿二极管、单电子晶体管、红外检测器、磁性传感器、发光器件、光学调制器、光学检测器、光学波导、光学耦合器、光学开关和激光器所组成的组的器件的功能部件。
可以将多个纳米结构设置成阵列。通过将纳米结构设置成阵列，可以提供包括大量单个电子元件例如大量晶体管元件的集成电路器件。可以与用于寻址单独的纳米结构或一组纳米结构的选择线或选择栅相结合来提供纳米结构阵列。
电器件可以是晶体管，如栅极-环绕型晶体管。因此电器件可包括源极、漏极、电流沟道、栅极电介质和栅极。漏极例如可以由至少一部分衬底来提供。
第一电介质可以位于电子器件中。第一电介质可以与纳米结构的至少一部分接触。在某些实施例中，纳米结构可以用作载流沟道，例如晶体管器件中的电流沟道。第一电介质可以是将衬底与一个或多个栅电极分开的绝缘阻挡层，或者可以提供上述绝缘阻挡层。第一电介质可以是任何适当的材料，如SiO2或旋涂玻璃(SOG)。可以将第一电介质设置成具有一定厚度的层，所述厚度如在10-1000nm的范围内，如在50-500nm的范围内，如在100-250nm的范围内。第一电介质可以设有介质耦合，以便获得衬底与栅电极之间的低的、可忽略的寄生电容或者没有寄生电容。第一电介质可以设有低于SiO2的介电常数的介电常数，第一电介质层可以是低K材料，这种材料在本领域是公知的。可以使用的低K材料的例子是如下材料SiLK(DowChemical的商标)、Black diamond(黑金刚石)(Applied Materials的商标)和Aurora(ASMI的商标)。
该器件还可以包括第一导电材料，并且其中第一导电材料与第一电介质的至少一部分接触。第一导电材料可以是电极，如栅电极。
该器件还可以包括第二导电材料，并且并且第二导电材料与至少一个纳米结构接触。第二导电材料可以用作顶部接触。顶部接触可以用作晶体管的源极或漏极。
第一和第二导电材料可以是任何适当的材料，例如金属、导电聚合物或其他类型的导电材料，如氧化铟锡(ITO)。第一和第二导电材料可以是相同或不同的材料。第一和第二导电材料可以具有一定厚度，如在10-1000nm的范围内，如在的50-500nm范围内，如在100-250nm的范围内。可以通过纳米结构将第一和第二导电材料电连接，并且根据纳米结构的导电性，可以获得导电或半导电的连接。
该器件还可以包括第二电介质，其中第二电介质将第一导电材料与纳米结构分开。
第二电介质可以提供第一导电材料和纳米结构之间的绝缘阻挡层，在本发明的某些实施例中，第二电介质可以提供栅极电介质。第二电介质可以是任何适当的材料，如SiO2。第二电介质可以具有一定厚度，如在1-100nm的范围内，如在10-75nm的范围内，如在20-50nm的范围内。可以选择第二电介质材料的厚度使得在第一导电材料和纳米结构之间获得足够的电绝缘。尤其是，第二电介质材料厚度的下限可以取决于获得足够的电绝缘。第二电介质可以具有高于SiO2的介电常数的介电常数，第二电介质可以是高K材料，这种材料在本领域中是公知的。可以使用的高K材料的例子是如氧化钽或氧化铪这样的材料。
该器件还可以包括至少第三电介质。该至少第三电介质可以是叠层。该至少第三电介质可以将第二导电材料与第一导电材料分开。该至少第三电介质可以是任何适当的材料，如SiO2、SOG或旋涂聚合物，如光刻胶层。光刻胶层的优点是它可以用作自组装垂直掩模。该至少第三电介质可以具有一定厚度，如在10nm到5微米的范围内，如在100nm到2微米的范围内，如在250nm到1微米的范围内，如500nm。与第一电介质层相同，该至少第三介质可以是低K材料。
第一和该至少第三电介质可以各自具有大于第二电介质层的厚度。差值可以是10倍或以上。可以相对于几何厚度获得第一电介质层和第二电介质层之间的厚度比、和/或该至少第三电介质层和第二电介质层之间的厚度比，然而，也可以获得相对于各个层的介质耦合常数而归一化的厚度比。
根据本发明的第二方案，提供一种生长与第一材料有外延关系的第二材料的方法，第二材料和第一材料具有相互的晶格失配，该方法包括以下步骤提供第一材料的衬底，通过生长法形成第二材料的纳米结构，其中第一材料包括选自周期表中的第一组的至少一种元素，第二材料包括选自第二组的至少一种元素，第二组不同于第一组，并且其中纳米结构由衬底支撑并与衬底有外延关系。
可以根据汽相-液相-固相(VLS)生长机理来生长纳米结构。在VLS生长中，将金属颗粒设置到衬底上的将要生长纳米结构的位置上。金属颗粒可以是金属或合金，其包括选自由Fe、Ru、Co、Rh、Ni、Pd、Pt、Cu、Ag和Au所组成的组的金属。
然而，还可以使用不同的生长方法来生长纳米结构。例如，可以从汽相或液相在接触孔、即覆盖除了纳米结构的位置以外的衬底的电介质层中的孔中外延生长纳米结构。
参考纳米结构、该纳米结构以及一个纳米结构等并不表示只参考单一的纳米结构。这种参考也涵盖一个以上的纳米结构，如多个纳米结构。
通过参考下文中所述的实施例，本发明的这些和其他方案、特征和/或优点将变得显而易见，并且对其进行说明。
下面将参照附图仅以举例的方式说明本发明的实施例，其中
图1示出生长在Ge(111)上的InP纳米结构的SEM图像，图2示出在与Ge(111)接触的InP纳米结构之间的界面的HRTEM图像，图3示出生长在Ge(111)上的InP纳米结构的XRD极图，图4是提供栅极-环绕-晶体管(gate-around-transistor)阵列所涉及的工艺步骤的示意图，图5是提供栅极-环绕-晶体管的第一实施例所涉及的工艺步骤的示意图，以及图6是提供栅极-环绕-晶体管的第二实施例所涉及的工艺步骤的示意图。
在整个这一部分中将参照纳米线而不是在本文中的别处所使用的较宽泛的术语纳米结构。连同对该部分所述的具体实施例的说明使用术语纳米线，并且应该将其作为纳米结构的例子，而不是作为对术语纳米结构的限制。
在图1至3中，示出生长在Ge(111)(IV族)上的InP纳米线(III-V族)的各个方案。
使用VLS生长法来生长纳米线。在清洗过的Ge(111)衬底上淀积2埃金层的等同物。在淀积金之前，通过将衬底浸在缓冲的HF溶液中，来对其进行清洗。将衬底保持在450到495℃范围内的温度下，同时使用激光烧蚀确立In和P的浓度，并且在纳米线生长期间保持不变。
图1(a)是扫描电子显微镜(SEM)图像的顶视图。纳米线明亮地成像，并且可以清楚地看出纳米线具有晶体的三重对称取向。在图1(b)中，提供了侧视图，并且可以看出大部分纳米线垂直地生长在衬底上，尽管有些纳米线相对于衬底成35℃角。在图1(c)中，示出单个线1的图像。
在图2中，示出Ge(111)衬底2上的InP线1的高分辨率透射电子显微镜(HRTEM)图像。很容易识别线与衬底之间的在原子上明显的(atomically sharp)界面3。存在一些堆垛层错4(3至5个双晶面)，然而，堆垛层错在20nm之后生长出来。此外，可以观察到Ge晶格(方向)在InP晶格中延伸，这意味着这些线实际上在外延生长。
结合图3，进一步说明纳米线和衬底之间的外延关系。在图3中，示出生长在Ge(111)上的InP纳米结构的X射线衍射(XRD)极图。
在该图中示出五组斑点(spot)，针对InP 30、31、32示出(111)、(220)和(200)斑点，而针对Ge 33、34只示出(111)和(220)斑点。InP晶体的反射出现在与Ge反射相同的取向上。因此，这些线实际上在外延生长。除了相同的取向之外，还可以观察到180度面内旋转。这是由于InP晶体由两种原子构成而Ge由一种原子构成，并且这些线可以在Ge上在两个取向上生长的事实，或者是由于存在[111]方向上的旋转双晶的事实。
提供在Ge(111)上生长的InP纳米线作为例子，在本发明的范围内，可以在相同或不同的衬底上生长不同类型的纳米线。作为具体的例子，还可以在Si(100)或Ge(100)的工艺的重要表面上生长纳米线。在这种情况下，纳米线则沿着[100]方向生长。
在图4中示意性地示出提供栅极-环绕-晶体管阵列所涉及的四个工艺步骤(a)至(d)。左侧上的图(40A、40B、40C和40D)提供顶部图，而右侧上的图(41A、41B、41C和41D)示出工艺步骤的相应侧视图。
在第一工艺步骤(图4(a))中，首先提供衬底材料的行42。这些行可以使用光刻工艺来提供。衬底可以由II-VI族材料、III-V族材料或IV族材料构成，如Ge或Si或者其混合物。随后，沿着衬底行将诸如金颗粒的金属颗粒43设置成阵列。可以掺杂这些行，以增加导电率。
在图4(b)所示的工艺步骤中，使用VLS生长法生长例如为InP或其他半导体材料的纳米线。由此提供在金属颗粒位置上从衬底突出的纳米线44。
在图4(c)的工艺步骤中，提供第一介质材料45。尽管没有明确示出，但是沿着纳米线还提供薄的第二介质层(这将在下面详细说明)。在第一介质层的顶部的是设置在行46中的第一导电材料。这些行可以使用适当的光刻方法来提供。还将第三介质层47设置在第一导电材料的顶部。
在图4(d)的工艺步骤中，提供第二导电材料的行48。第二导电材料可以用作顶部接触。
因此，通过采取图4所示的工艺步骤，通过控制行42、46、48中的哪一组被寻址，可以形成与单独纳米线的电连接。在本实施例中，在覆盖行的交叉点的区域中只存在单个纳米线。然而，在覆盖单独交叉点的区域中还可以存在一个以上的纳米线，如一束纳米线。
在图5和6中示出涉及栅极-环绕-晶体管制造的工艺步骤的两个实施例。首先，说明图5所示的实施例，然后说明图6所示的实施例。这些实施例集中在单个栅极-环绕-晶体管的制造，然而，通过将这些工艺步骤与参照图4所述的工艺步骤组合起来，可以提供栅极-环绕-晶体管阵列。然而，也可以预想到用于提供纳米结构阵列的其他方案。
在图5(a)中，纳米线51基本上垂直地生长在半导体衬底50上。可以使用VLS生长法来生长纳米线，导致通过金属颗粒52使纳米线终止于其自由端。
在如图5(b)所示的随后工艺步骤中，将第一介质层53设置到衬底上。该层覆盖衬底不与纳米线接触的所有部分。该层至少与纳米线的一部分邻接。第一介质层例如可以是旋涂玻璃(SOG)。该层的厚度在100nm的数量级上。如下面明显看出的那样，施加SOG以使衬底50与栅电极55A电绝缘。淀积之后在300℃下对SOG进行热退火。SOG例如可以是由Tokyo ohka或Allied Signal所提供的类型。
在图5(c)所示的随后步骤中，提供第二介质层54。该层具有在1-10nm数量级上的厚度70。该层可以例如是通过等离子体增强化学汽相淀积(PECVD)或通过原子层淀积(ALD)所淀积的SiO2层。淀积该层，同时将样品温度保持在T＝300℃。以这种方式，用薄层覆盖整个样品，然而，在边缘上由于材料传输特性而淀积更多的材料。该效应在本领域中公知为阴影效应(例如，参见Silicon Processing inthe VLSI era，S.Wolf和R.N.Tauber，6thed，1986，P.186，Attice Press，Sunset Beach，Califonia)。该介质层与第一介质层直接接触。
在图5(d)所示的随后步骤中，以薄(50nm)金属层的形式提供第一导电层55。在本实施例中，第一导电层是铝，但是也可以例如是Pt、Zr、Hf、TiW、Cr、Ta或Zn、ITO或任何其他合适的材料。可以通过使用溅射技术、或者任何其他相关技术来淀积该层。
在接下来的工艺步骤(图5(e))中，提供第三介质层56。第三介质层可以具有与第一介质层相似的厚度。第三介质层可以是第二SOG层或者可以是旋掷(spincast)在金属层上的PMMA、PIQ或BCB层。
可以通过底涂料(primer)，例如HMDS，来修改介质-金属界面72，以调整表面与相邻层之间的接触角度。或者，可以通过PECVD将薄(如50nm)SiO2层直接淀积在金属上。
在随后的步骤中蚀刻第一导电层突出在第三介质层56上方的部分，如图5(f)所示。第三介质层的厚度71大于第一导电层的厚度70。厚度差可以是10倍或以上。在第一导电层突出在第三介质层上方的部分的蚀刻工艺之后，这个厚度差导致第一导电层获得L形状的55A、55B。可以使用PES对Al层进行蚀刻，而可以使用H2O2/NH4OH混合物对TiW进行蚀刻，可以使用HCl/HNO3混合物对Pt进行蚀刻，可以使用HCl对Zn进行蚀刻，可以使用H2O2/H2SO4混合物对Co和Ni进行蚀刻，并且可以使用HF对Ta、Zr和Hf进行蚀刻。
可以在蚀刻工艺之前将第三介质层旋掷在导电层的表面上。在金属蚀刻工艺期间，第三介质层可以用作垂直掩模。预期第三介质层将只覆盖金属膜的水平部分。第三介质层可以是抗蚀剂层，该抗蚀剂层不是通过光刻构成的，而是由表面结构本身构成，因此它可以是自组装抗蚀剂层。在蚀刻之后，可以通过将抗蚀剂层溶解在沸腾的丙酮中而将其除去。
然后用第四介质层57(～2微米厚)覆盖整个样品，如图5(g)所示。该层例如可以是通过PECVD在T＝300℃下淀积的SiO2层。
然后对样品进行抛光，直到达到纳米线的顶表面58为止，或者直到获得所希望的厚度(图5(h))并除去第四介质层的顶部，使得纳米线的一部分没有第四介质层(图5(i))。例如可以通过蚀刻来达到对抛光层顶部的除去。可以在诸如NH4F或HF的缓冲氧化物蚀刻剂中对SiO2层进行刻蚀。
在图5(i)中，提供作为顶层的第二导电层59，即在纳米线上淀积顶部接触金属。可以将光刻胶层旋掷在第二导电层的顶部。可以根据所希望的第二导电层图案对光刻胶层进行构图，例如可以提供格栅和金属焊盘。作为顶部接触金属焊盘的例子，可以为n型InP纳米线淀积Al/Au层，并且为p型InP纳米线淀积Zn/Au层。而且，可以提供透明电极，如用于光电子应用例如Si芯片上LED的ITO电极。
因此，如图5(i)所示的电子器件是栅极-环绕-晶体管。栅极-环绕-晶体管包括漏极50、电流沟道51、源极59、栅电极55以及将纳米管与电极分开的栅极电介质54，其中所述栅电极包括馈送部分55A和环绕纳米管的部分55B。
在图6(a)至(h)中，示出可选实施例和可选工艺图。图6(a)至(c)与参照图5(a)至(c)所述的工艺步骤相同。
在图6(d)中所述的工艺步骤中，借助热汽相淀积60淀积电极65。可以例如淀积薄铝层(50nm)。在汽相淀积工艺中，在纳米线顶部的铃形61的SiO2淀积物用作荫罩。
随后的步骤(e)至(h)与参照图5(g)至图5(j)所述的工艺步骤相同。
因此，由参照图5所述的工艺所得到的栅极-环绕-晶体管和由参照图6所述的工艺所得到的栅极-环绕-晶体管之间的主要结构差别在于栅电极的几何结构方面。
如图6(h)所示的电子器件也是栅极-环绕-晶体管。该栅极-环绕-晶体管包括漏极50、电流沟道51、源极59、栅电极65、以及将纳米管与电极分开的栅极电介质45。
利用隐含的结构特征说明参照图4-6所述的工艺步骤，所述结构特征是纳米线的材料包括至少一种成分，其不同于衬底材料的至少一种成分。此外，在这些实施例中，使用VLS生长法生长纳米线。然而，重要的是注意这些工艺步骤可以提供栅极-环绕-晶体管，而与如何提供纳米线无关。对于提供栅极-环绕-晶体管的工艺步骤的唯一要求是作为开始点，提供从衬底突出的基本上垂直的基本为圆柱形的元件。作为例子，还可以均匀外延地生长这些线，如Si上的Si线。
上述参照图5和6所公开的工艺步骤提供了解决使常规MOSFET缩小超过50nm技术节点问题的方案。在50nm的障碍是基本物理障碍。通常引述的问题中的两个问题是电荷载流子隧穿穿过薄栅极电介质以及有效沟道(active channel)中的电荷密度的控制。目前平面MOSFET结构的改进是实施栅极-环绕FET。在栅极-环绕几何结构中，栅极电容增加，这提供了对沟道更好的静电控制。
因此提供与本发明相结合的解决方案，其用于解决使半导体器件最小化和将不同半导体材料例如III-V族和IV族材料集成在单个半导体器件中的组合问题。
然而，在一般制造中，基于垂直纳米线的栅极-环绕结构提供许多优点。可以得到相对于栅极-环绕几何结构的增强栅极电容。此外，可以根据给定部件的要求选择纳米线元件。例如，如果希望更好地控制沟道中的电荷密度，则可以生长诸如InGaAs的高迁移率材料作为沟道。
尽管已经结合优选实施例对本发明进行了说明，但是本发明不旨在局限于在这里所阐述的具体形式。相反地，本发明的范围只由所附权利要求书来限定。
具有异质结的半导体器件。该器件包括衬底和至少一个纳米结构。衬底和纳米结构由不同材料构成。衬底例如可以由IV族半导体材料构成，而纳米结构可以由III-V族半导体材料构成。纳米结构由衬底支撑并与其有外延关系。纳米结构可以是诸如栅极-环绕-晶体管器件的电子器件的功能部件。在栅极-环绕-晶体管的实施例中，纳米线51由衬底50支撑，衬底是漏极，纳米线是电流沟道，并且顶部金属接触59是源极。薄栅极电介质54将纳米线与栅电极55A、55B分开。
应该注意的是，上述实施例只是进行举例说明而不是限制本发明，并且本领域技术人员能够在不脱离所附权利要求书范围的情况下将设计出很多可选实施例。在权利要求书中，不应该认为括号中的任何参考标记是对权利要求的限制。词“包括”不排除在权利要求中所列举的那些元件或步骤以外的其他元件或步骤的存在。元件前面的词“一个”不排除多个这种元件的存在。
权利要求
1.一种电器件，包括具有第一材料的主表面的衬底(2、42、50)，以及第二材料的纳米结构(1、44、51)，其中所述第一和第二材料具有相互的晶格失配，并且其中所述纳米结构由所述衬底支撑并与其有外延关系。
2.根据权利要求1所述的器件，其中所述纳米结构(1、44、51)与所述衬底(2、42、50)电接触。
3.根据权利要求2所述的器件，其中所述纳米结构(1、44、51)和所述衬底(2、42、50)之间的电阻在10-5Ohm cm2以下。
4.根据权利要求1所述的器件，其中所述纳米结构(1、44、51)是纳米管和/或所述纳米结构是纳米线。
5.根据权利要求1所述的器件，其中所述衬底(2、42、50)和所述纳米结构(1、44、51)之间的晶格失配小于10％。
6.根据权利要求1所述的器件，其中所述纳米结构(1、44、51)基本上是单晶纳米结构。
7.根据权利要求1所述的器件，其中将多个纳米结构设置成阵列。
8.根据权利要求1所述的器件，其中所述电器件是栅极-环绕-晶体管。
9.根据权利要求8所述的器件，还包括第一电介质(45、53)，并且其中所述第一电介质与所述纳米结构的至少一部分接触。
10.根据权利要求9所述的器件，还包括第一导电材料(46、55、65)，并且其中通过所述第一电介质(45、53)使所述第一导电材料与所述衬底电绝缘。
11.根据权利要求10所述的器件，还包括第二电介质(54)，并且其中所述第二电介质将所述第一导电材料(46、55、65)与所述纳米结构(1、44、51)电绝缘。
12.根据权利要求11所述的器件，其中所述第一电介质厚于所述第二电介质。
13.根据权利要求1所述的器件，还包括第二导电材料(48、59)，并且其中所述第二导电材料与至少一个纳米结构接触。
14.根据权利要求13所述的器件，还包括至少第三电介质(47、56、57)，所述至少第三电介质将所述第二导电材料(48、59)与所述第一导电材料(46、55、65)绝缘。
15.一种生长与第一材料有外延关系的第二材料的方法，所述第二材料和所述第一材料具有相互的晶格失配，该方法包括以下步骤提供所述第一材料的衬底(2、42、50)，通过生长法形成所述第二材料的纳米结构(1、44、51)，其中所述第一材料包括来自周期表中的第一组的至少一种元素，而第二材料包括来自第二组的至少一种元素，所述第二组不同于所述第一组，并且其中所述纳米结构由所述衬底支撑并与其有外延关系。
16.根据权利要求15所述的方法，其中根据汽相-液相-固相(VLS)生长方法来生长所述纳米结构。
全文摘要
提供一种具有异质结的半导体器件。该器件包括衬底和至少一个纳米结构。衬底和纳米结构由不同的材料构成。衬底例如可以由IV族半导体材料构成，而纳米结构可以由III－V族半导体材料构成。纳米结构由衬底支撑并与其有外延关系。纳米结构可以是诸如栅极－环绕－晶体管器件的电子器件的功能部件。在栅极－环绕－晶体管的实施例中，纳米线(51)由衬底(50)支撑，衬底是漏极，纳米线是电流沟道，并且顶部金属接触(59)是源极。薄栅极电介质(54)将纳米线与栅电极(55A、55B)分开。
文档编号H01L29/775GK1898784SQ200480038612
公开日2007年1月17日 申请日期2004年12月13日 优先权日2003年12月23日
发明者埃里克·P.·A.·M.·巴可斯, 罗伯特斯·A.·M.·沃尔特斯, 约翰·H.·克罗特维吉克 申请人:皇家飞利浦电子股份有限公司