专利名称：记忆体阵列及其制造方法
技术领域：
本发明涉及一种半导体元件的制造方法，特别是涉及一种记忆体阵列及其制造方法。
背景技术：
随着元件尺寸的缩小及整合密度的增加，反应性离子蚀刻(reactiveion etching；RIE)已成为半导体结构的非等向性蚀刻中的关键制程。反应性离子蚀刻或离子增强式蚀刻的作用是藉由结合物理及化学机制，来达到蚀刻的选择性及非等向性。在某些应用上，举例来说，蚀刻高深宽比(aspectratio)的结构，如介层窗(via)时，高密度电浆(high density plasma；HDP)已渐渐被用于蚀刻高深宽比的结构上，例如深宽比约大于3∶1的结构。
在形成半导体元件的过程中，通常需要导电层通过内金属介电层(inter-metal dielectric layer；IMD)中具有高深宽比的孔洞作为内连线。当孔洞延伸穿过一绝缘层到一主动元件区域时，此孔洞通常被称为接触孔洞(contact holes)；或当此孔洞延伸穿过介于两个导电层间的一绝缘层时，则称为介层窗。当在此接触孔洞或介层窗中填充导电材料时，此时孔洞的形状对于表现出特定的电性特征特别具有重要性。一般来说，一个高深宽比的孔洞，其高度与宽度的比值大于3，这类孔洞一般是藉由一反应性离子蚀刻制程而形成。反应性离子蚀刻制程为一复杂的化学制程，经由离子轰击(ion bombardment)的协助而在某一个方向上产生相对于其他方向而言较高的蚀刻速率，也就是习知的非等向性蚀刻(anisotropic etching)。此蚀刻制程的相对非等向性或选择性将决定一个蚀刻孔洞的蚀刻轮廓，及随之产生的深宽比。由于半导体结构不可避免的将朝向更小尺寸发展，成功蚀刻出高深宽比的孔洞也变的更加困难。
在多层半导体元件中，一个普遍现象是电浆蚀刻制程中的电荷蓄积。例如，因介电质绝缘层的缺陷所造成的局部电荷蓄积，会使得电荷与介电质绝缘层表面结合。随着介电质绝缘层的介电常数下降，其增加的电性绝缘特征也促进了多层元件的绝缘部分的局部电荷集结。此电荷集结可持续一段很长时间，一般至少持续数小时。
介电质绝缘层的局部电荷蓄积所造成的一个有害的影响为电弧(arcing)。电浆的电弧或电子释出(electrical discharge)造成半导体晶圆上的局部带电荷区域渐渐增加，已成为反应性离子蚀刻制程中的关键性问题。电弧的损害一般发生于靠近金属线处，电弧被认为是在介电质层造成一局部带电荷区域的途径。此问题的重要性是因为由电弧产生的损害一般都很严重，且损害的范围可达到下方区域及周围的区域，如此将不利于下一个制程的进行。电弧损害所造成的结果，将使得晶圆在良率及可靠度上付出相当大的代价。
在一个会产生电浆电弧的半导体区域中，制造可程式化可堆叠记忆体阵列将会是个问题。图1是绘示一传统的中型可堆叠场可程式化电子可抹除可程式唯读记忆体(stackable field programmable EPROM)，其至少包含复数个垂直的正-本-负(Positive-Intrinsic-Negative；p-i-n)多晶硅反熔丝二极管。在记忆体晶胞的第一层中，复数个传统记忆体晶胞二极管108具有一薄二氧化硅或氮化物反熔丝层(antifuse layer)(未显示于图上)。此记忆体晶胞二极管108连结复数个位元线(bitline)111，此位元线111是位于氮化钛阻障层109及一适当的下方层102之间。此记忆体晶胞二极管的相对端则连结到一钨字元线(tungsten wordline)117，有另一氮化钛阻障层118介于其间。传统的堆叠可程式化电子可抹除且可程式唯读记忆体更包括一介电层120位于钨字元线117上、一第一导电体114及一第二导电体127。复数个第二记忆体晶胞二极管121位于介电层120上，其具有另一氮化钛阻障层122及位元线123，基本结构与第一记忆体晶胞相同。
在形成前述的电子可抹除且可程式唯读记忆体结构后，一典型的制程顺序尚包含沉积一氮化钛阻障层133，在氮化钛阻障层133沉积完成后，可接着进行一深介层窗蚀刻。
请参阅图2所示，是绘示以电浆蚀刻形成的一介层窗134，其向下蚀刻到下方层102中的一导电体105适当处。如图2所示，介层窗134的电浆蚀刻同时让氮化钛层136及钨字元线117暴露于电浆中。此一阶段在传统制程中，氮化钛层136及钨字元线117为浮动导电体。因此，在利用电浆形成介层窗314时，氮化钛层136与钨字元线117之间可能会发生一电荷不平衡现象，而导致这几层实质上成为一带电荷的电容器，如前所述，此会产生电弧。请参阅图2所示，电弧可能发生于氮化钛层136及一暴露的字元线的角缘139之间，因而对周围的结构产生损害。
由此可见，上述现有的半导体元件制程在制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决现有的半导体制程存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般制造方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种可避免电浆制程中介电层产生电浆电弧的方法，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体元件制程存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种改进的半导体元件制程，能够改进一般现有的半导体元件制程，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的半导体元件制程存在的缺陷，而提供一种改良的半导体结构及其制造方法，所要解决的技术问题是使其避免在反应性离子蚀刻制程中产生电浆电弧，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体阵列元件，至少包括一平行导电线的第一图案组，位于一下方层上；一第一阻障层，位于该平行导电线的第一图案组上；一掺杂多晶硅层，位于该第一阻障层上；一反熔丝层(antifuse)，位于该掺杂多晶硅层上；一第二阻障层，位于该反熔丝层上；一图案化堆叠层(columnarstack)，一端接触该平行导电线的第一图案组，该图案化堆叠层至少包括该第二阻障层、该反熔丝层、该掺杂多晶硅层及该第一阻障层；以及一介电层位于该图案化堆叠层间的一凹处，其中该凹处穿过该介电层与该下方层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆体阵列元件，其中所述的下方层至少包括一记忆体晶胞层。
前述的记忆体阵列元件，其中所述的下方层至少包括一基板及一读/写电晶体。
前述的记忆体阵列元件，其中所述的平行导电线的第一图案组至少包含钨。
前述的记忆体阵列元件，其中所述的反熔丝层至少包含氧化硅。
前述的记忆体阵列元件，其更包括一内层导电体于该凹处中；一平坦结构，其中该平坦结构至少包括平坦的一内层导电体、平坦的一第一介电层及平坦的一图案化堆叠层；一第三阻障层位于该平坦结构之上；以及一平行导电线的第二图案组位于该第三阻障层之上，该平行导电线的第二图案组实质上对准于该图案化堆叠层，且垂直于该平行导电线的第一图案组。
前述的记忆体阵列元件，其中所述的第一阻障层、该第二阻障层、该第三阻障层分别至少包含一材料是选自于由氮化钛(TiN)、硅化钛(TiSix)、硅化钴(CoSix)及其组合所组成的族群。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造记忆体阵列的方法，该方法至少包括形成一平行导电线的第一图案组于一基板上；形成复数个半导体柱于该平行导电线的第一图案组上并自该处开始延伸，其中一半导体柱至少包括一第一阻障层、一反熔丝层、一二极管及一第二阻障层，其中一电流通过该二极管，该位于该反熔丝层上的一崩溃区；沉积一介电层于该复数个半导体柱之间；以及在形成该复数个半导体柱及沉积该介电层后，以电浆蚀刻穿过该介电层及一下方层产生一深介层窗。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造记忆体阵列的方法，其中所述的基板至少包括一记忆体晶胞层及介于该记忆体晶胞层与该平行导电线的第一图案组之间的一介电层。
前述的制造记忆体阵列的方法，其中所述的基板至少包括一硅层及一读/写电晶体。
前述的制造记忆体阵列的方法，其中形成该复数个半导体柱于该平行导电线的第一图案组上，更包括对准该半导体柱及一导电线。
前述的制造记忆体阵列的方法，其中对准该半导体柱和该导电线至少包括图案化及蚀刻该半导体柱。
前述的制造记忆体阵列的方法，其中所述的平行导电线的第一图案组至少包含钨。
前述的制造记忆体阵列的方法，其中所述的第一阻障层及该第二阻障层至少包含氮化钛(TiN)。
前述的制造记忆体阵列的方法，其中所述的反熔丝层至少包含氧化硅。
为了达到上述目的，本发明提供了一种记忆体阵列，此记忆体阵列至少包括一平行导电线的第一图案组位于一下方层上，此下方层可至少包括一记忆体晶胞层、一基板或一读/写电晶体。依照本发明一较佳实施例，更包括一第一阻障层，位于此平行导电线的第一图案组之上，及一掺杂多晶硅层，位于此第一阻障层之上，此平行导电线的第一图案组可至少包含钨。依照本发明一较佳实施例，更包括一反熔丝层位于掺杂多晶硅层上，及一第二阻障层位于此反熔丝层之上。依照本发明一较佳实施例，更包括一图案化圆柱堆叠层，一端与平行导电线的第一图案组接触，此图案化圆柱堆叠层至少包括第二阻障层、反熔丝层、掺杂多晶硅层、第一阻障层及一介电层位于图案化圆柱堆叠层的凹处，其中此凹处穿过介电层与下方层。
依照本发明一较佳实施例，此记忆体阵列更可包含于深介层窗中的一内层导电体及一平坦结构，其中此平坦结构至少包括平坦的内层导电体、平坦的一第一介电层及平坦的一图案化圆柱堆叠层。依照本发明一实施例，更包含于此平坦化结构上形成一第三阻障层、于第三阻障层上形成一平行导电线的第二图案组，平行导电线的第二图案组实质上对准于图案化圆柱堆叠层，且实质垂直于平行导电线的第一图案组。此第一、第二及第三阻障层可分别包含氮化钛(TiN)、硅化钛(TiSix)、硅化钴(CoSix)或其所组成的族群，反熔丝层可至少包含氧化硅。
另外，为了达到上述目的，本发明另提供了一种制造记忆体阵列的方法。此方法至少包括于一基板上形成一平行导电线的第一图案组，且于此平行导电线的第一图案组上形成一复数个半导体柱并由此处开始延伸，一半导体柱至少包括一第一阻障层、一反熔丝层、一二极管及一第二阻障层。依照本发明一较佳实施例，一电流通过位于反熔丝层的一崩溃区上的二极管。本发明一实施例更包括于复数个半导体柱之间沉积一介电层，在形成复数个半导体柱及沉积一介电层后，以电浆蚀刻产生穿过介电层及下方层的一深介层窗。
根据本发明所提供的制造方法的较佳实施例，基板至少包括一记忆体晶胞层，并于此记忆体晶胞层与平行导电线的第一图案组之间形成一介电质层，此基板可包括一硅层及一读/写电晶体。本发明一较佳实施例中，于平行导电线的第一图案组上形成复数个半导体柱，更包括将半导体柱与导电线对准，较佳地，实质对准半导体柱以及半导体线，包括将此半导体柱图案化及蚀刻。本发明的其他实施例提供另一制造记忆体阵列的方法。一实施例中至少包括形成一平行导电线的第一图案组于一下方层之上、于此平行导电线的第一图案组上形成一第一阻障层及于此第一阻障层上形成一掺杂多晶硅层。一较佳实施例可至少包括于此掺杂多晶硅上形成一反熔丝层、于此反熔丝层上形成一第二阻障层及形成一图案化圆柱堆叠层，其一端与平行导电线的第一图案组接触。此图案化圆柱堆叠层至少包括第二阻障层、反熔丝层、掺杂多晶硅层及第一阻障层。一实施例更可包括于图案化圆柱堆叠层间的一凹处沉积一介电层，在形成复数个半导体柱及沉积此介电层后，以电浆蚀刻产生一深介层窗，穿过介电层及下方层。
于另一实施例中，更包括以一内层导电体填充此深介层窗，将此内层导电体平坦化以形成一平坦结构、一第一介电层、一图案化圆柱堆叠层及于此平坦结构上形成一第三阻障层。一实施例更包括于第三阻障层上形成一平行导电线的第二图案组，此平行导电线的第二图案组实质上对准于图案化圆柱堆叠层，且与平行导电线的第一图案组成垂直。
经由上述可知，本发明一种预防于深介层窗电浆蚀刻时产生电弧的方法，至少包含于基板上的一平行导电线上形成一第一图案组，及在此平行导电线的第一图案组上形成复数个半导体柱并从此延伸，其中一半导体柱至少包含一第一阻障层、一反熔丝层、一二极管及一第二阻障层，其中一电流可通过位于反熔丝层崩溃区上的一二极管。此方法更包含沉积一介电层于复数个半导体柱之间，并在形成复数个半导体柱与介电层沉积步骤后，以电浆蚀刻产生一深介层窗，穿过此介电层及下方层。一实施例中包含一记忆体阵列元件。
借由上述技术方案，本发明解决电弧问题的方法至少具有下列优点
能够避免在反应性离子蚀刻制程中产生电浆电弧，同时可避免此电弧对周围的结构产生损害。
综上所述，本发明新颖的记忆体阵列及其制造方法，能够避免在反应性离子蚀刻制程中产生电浆电弧。本发明具有上述诸多优点及实用价值，其不论在方法上或功能上皆有较大改进，在技术上有较大进步，并产生了好用及实用的效果，且较现有的半导体元件制程具有增进的多项功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1及图2是依照传统制程的一种中型半导体元件截面图。
图3是绘示依照本发明一较佳实施例的一种可避免电浆电弧的半导体元件截面图。
图4是绘示依照本发明另一较佳实施例的一种于制程初期阶段的中型半导体元件截面图。
图5是绘示图4所示的一具阻障层、反熔丝层及多晶硅二极管层的元件截面图。
图6是绘示依照本发明的一较佳实施例中，更进一步说明图案化及蚀刻图5所示元件的截面图。
图7是绘示依照本发明的一较佳实施例中，更进一步在图6所示元件上形成深介层窗的截面图。
图8是绘示依照本发明的一较佳实施例对图7的元件进行更进一步制程的截面图。
102下方层108记忆体晶胞二极管111位元线117钨字元线120介电层122氮化钛阻障层127第二导电体134介层窗136氮化钛层 141介电层203位元线209介电层213沉积硅层 221厚氮化钛阻障层237内层导电体320介电层105导电体109氮化钛阻障层
114第一导电体 118氮化钛阻障层121记忆体晶胞二极管 123位元线133氮化钛阻障层 135氮化钛阻障层139角缘 201氮化钛阻障层206导电内连线 211氮化钛阻障层217反熔丝层 233深介层窗317导电层具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体阵列及其制造方法其具体实施方式
、方法、步骤、特征及其功效，详细说明如后。
根据本发明的实施例，提供一于反应性离子蚀刻过程中，避免或降低电弧放电的制程方法。虽然下文以一例示解释多层半导体元件的特定层，然本发明的制程方法可在反应性离子蚀刻制程中，对降低任何含有介电层的元件的电荷不平衡现象均有所助益。例如，这类元件可包括一单次程式化(onetime program；OTP)元件或一唯读记忆体(read only memory；ROM)元件。实施例中，本发明的制程方法对后续的电浆制程特别有帮助。
在非等向性蚀刻接触窗或介层窗孔洞(开口)的电浆蚀刻制程步骤中，一般以含有氟化碳或氢氟化碳及氮的电浆为佳，藉以选择性蚀刻包含在一多层半导体元件中的不同材料层。例如，当一上方的图案化光阻层的尺寸已缩到最小时，一般需要在蚀刻穿过内金属介电层(inter-metaldielectric；IMD)形成接触窗或介层窗孔洞之前，先进行选择性蚀刻一由金属氮化层或碳化硅层所形成的一蚀刻终止层(etching stop layer)。例如，以含有氟化碳或氢氟化碳的电浆，如四氟化碳(CF4)或三氟甲烷(CHF3)可应用于蚀刻穿透蚀刻终止层，及更富含碳的氢氟化碳，如六氟化四碳(C4F6)可应用于蚀刻穿透蚀刻终止层及内金属介电层。当蚀刻的上方硬罩幕(hardmask)或蚀刻终止层尺寸缩到最小时，富含碳的氢氟化碳电浆提供了选择性蚀刻一可穿透氧化层，例如一内金属介电层，高深宽比接触窗及介层窗孔洞工具。其他常见制造半导体的电浆蚀刻制程为电浆辅助化学气相沉积(plasma assisted chemical vapor deposition；PECVD)辅助技术，包含电浆辅助化学气相沉积及高密度电浆化学气相沉积(high densityplasma-CVD；HDP-CVD)。特别是高密度电浆制程，如电子回旋共振(electroncyclotron resonance；ECR)制程及包含感应耦合式电浆(induced couplingplasma；ICP)制程，已被应用于产生高品质低介电常数(例如小于3.0)的碳掺杂氧化硅。一搬来说，与电浆辅助化学气相沉积相较，高密度电浆化学气相沉积可提供一高密度低能量离子，因此可形成于较低沉积温度下的较高品质薄膜，且由于良好的开口填充能力，使用高密度电浆化学气相沉积形成内金属介电质绝缘氧化层特别理想。
根据本发明的一较佳实施例，是描述制造一堆叠记忆体晶胞阵列的方法，特别是包含可抹除且可程式唯读记忆体多晶硅二极管反熔丝的一记忆体晶胞阵列。根据本发明的较佳实施例，利用电浆蚀刻，于每隔一个记忆体晶胞层之间形成一介层窗。
根据本发明的一实施例，避免电弧问题的被描述于图2中，形成深介层窗的电浆蚀刻操作前，利用微影制程图案化及蚀刻形成如图1所示的结构，此实施例描述于图3中。利用一传统的图案化及蚀刻制程于图1所示的结构，可形成如图3所示的结构。本发明的实施例中，利用一蚀刻制程向下蚀刻到一传统的内二极管介电层141(inter-diode dielectric)。如图3所示，在电浆制程中，图案化的氮化钛阻障层135不再形成会累积电荷的一层或一薄板。然而此制程并不常被使用，因为很难将一微影光罩对准于记忆体晶胞二极管121上。
一实施例中，下方层102可至少包括一基板，如一记忆体晶胞层及一介电层。另一实施例中，此基板至少包括一硅层及一读/写电晶体。
为了避免电浆电弧及对准的问题，本发明一实施例的结构是从图4所示的结构开始建构，传统上形成反熔丝可抹除且可程式唯读记忆体二极管的方法细节描述于S.B.Herner等人的“Vertical p-i-n Polysilicon DiodeWith Antifuse for Stackable Field-Programmable ROM”，IEEE ElectronDevice Letters，Vol.25，No.5，May 2004，可配合作为参考。图4是绘示依照S.B.Herner等人所述的传统制程所产生的一复数个具有反熔丝的记忆体晶胞二极管108。为了使图示简洁，记忆体晶胞二极管108的细节部分，例如一反熔丝层或正-本-负二极管层并未绘于图上。
一较佳实施例中，包含如图4所示的开始形成一传统可抹除且可程式唯读记忆体晶胞阵列结构的一制造过程的中间阶段，利用如电浆增强式化学气相沉积或高密度电浆化学气相沉积二氧化硅，于图4的结构上覆盖一适当的介电层120。
一实施例中，形成此介电质绝缘层的材料可以为任何含有氧化硅的材料，例如二氧化硅、碳掺杂氧化层(C-oxide)、有基硅酸盐玻璃(organo-silicate glass；OSG)、无掺杂硅玻璃(undoped silicateglass；USG)及氟化硅玻璃(fluorinated silicate glass；FSG)。另一实施例中，此介电质绝缘层为利用一电浆辅助式化学气相沉积制程所产生的一碳掺杂氧化层，例如以一有机硅烷(organosilane)作为前驱物的电浆增强式化学气相沉积或高密度电浆化学气相沉积。有机硅烷前驱物包含硅-氧官能基群(Si-O group)及硅-芳香族官能基群(Si-Rx)，其芳香族官能基(R)为一烷基或环烷基，x代表其官能基的数目。例如，芳香族官能基(R)为一甲基(CH3)官能基群。例如，前驱物包含四甲基硅烷(tetra-methyl-silane；4MS)、三甲基硅烷(tri-methyl-silane；3MS)及其他可适用化学气相沉积制程的有机硅烷前驱物。
请参阅图5所示，是绘示图4的元件经下一步制程后的结构。于一介电层120上形成一厚度大约200埃的氮化钛阻障层，其上有一厚度大约1500埃的钨层，此氮化钛层及钨层同时被图案化及蚀刻，因而沿着一导电内连线206形成复数个各自具有一氮化钛阻障层201的钨线路的位元线203。经过图案化及蚀刻之后，这些开口便排列于介电层209上，随后于其上形成厚度约200埃的另一氮化钛阻障层211。接着于此氮化钛阻障层211之上形成一沉积硅层213，其厚度大约4300埃(包含200埃的N型掺杂加无掺杂的4100埃)，可依照传统制程经适当的临场掺杂(dope in-situ)，形成一正一本-负掺杂二极管。之后形成一厚度大约20埃的二氧化硅反熔丝层217，在其上形成一大约400埃的厚氮化钛阻障层221，便完成如图5所示的中间结构。
根据本发明的实施例，此厚氮化钛阻障层221的厚度较氮化钛阻障层211、氮化钛阻障层201、氮化钛阻障层118及氮化钛阻障层109为厚，因为厚氮化钛阻障层221除了为一阻障层的外，尚可作为一蚀刻终止层。
根据本发明的较佳实施例，为了准备形成一深介层窗，需对如图5所示的结构进行图案化及蚀刻，其产生的结构绘示于图6。经过图案化及蚀刻之后，形成一复数个记忆体晶胞二极管，至少包含位于厚氮化钛阻障层221上的反熔丝层217。如图6所示，于一介电层141及厚氮化钛阻障层221进行一平坦化制程，以产生如图6所绘的结构。
请参阅图7所示，是绘示图6的结构经过电浆蚀刻后形成的深介层窗233。于完成一传统的微影图案化制程后，利用一反应性离子蚀刻制程来非等向性蚀刻出开口，以形成深介层窗，为了使图示简洁，反熔丝层217并未绘于图7上。于下文中，请参阅图7所示的本发明较佳实施例与图2所示的传统结构，可更清楚本发明的优点所在。
请参阅图2所示，氮化钛阻障层133构成一电容器的上盖，会造成电浆制程中的电荷蓄积，如前所述，此会造成电子释出及元件的损坏。然而，依照图7所示的本发明较佳实施例，厚氮化钛阻障层221并未形成此电容器的上盖，因而有助于避免在电浆制程中的电子释出。
接下来的制程完成第二记忆体阵列层。首先，如图8所示，填充一内层导电体237于此深介层窗233。继续参阅图8所示，于厚氮化钛阻障层221及介电层141上形成一导电层317，一内层记忆体阵列介电层320形成于导电层317上。虽然未绘于图8，导电层317及介电层320可被图案化，使导电层317形成一复数个平行字元线，并与位元线203垂直为更佳。
此外，可形成另一记忆体阵列层。首先，类似于第一记忆体阵列层的一第三记忆体阵列层形成于第二记忆体阵列层之上，接着，依照较佳实施例的制造深介层窗蚀刻制程产生一如第二记忆体阵列层的第四记忆体阵列层，此第四记忆体阵列层是依照可形成避免电浆电弧的深介层窗的较佳实施例所形成。依此方法，一深介层窗可经电浆蚀刻向下穿过第四及第三记忆体阵列层，到达第二记忆体阵列层。本发明的实施例包含可依需要于许多层上重复施行这些制程。
上述的实施例中，于每隔一个记忆体阵列层之间蚀刻一深介层窗。在其他实施例中，可依照需要选择运用此防电弧结构于形成每一层、每一第三层或每一第四层时。另一堆叠记忆体晶胞可藉由重复上述的方法来加以形成。简言之，于任何需要蚀刻介层窗的记忆体层上，皆可依照本发明的较佳实施例形成此氮化钛层。在其他例子中，可依照传统方式形成所需的各层。
上述的实施例，可包含以一内层导电体填充于深介层窗，并将内层导电体、第一介电层及此图案化圆柱堆叠层进行平坦化。本发明的实施例可包含于此平坦化结构上形成一第三阻障层，并于此第三阻障层上形成一平行导电线的第二图案组，此平行导电线的第二图案组实质上对准于图案化圆柱堆叠层，并垂直于该平行导电线的第一图案组。
于其他实施例中，包含利用实施例中提供的方法形成一记忆体阵列。此记忆体阵列至少包含位于一基板上的平行导电线的第一图案组，此基板至少包含一记忆体晶胞层及一介电层，位于此记忆体晶胞层与平行导电线的第一图案组之间。另一实施例中，此基板至少包含一硅层及一读/写电晶体。一实施例中，此记忆体阵列更包含位于平行导电线的第一图案组上的复数个半导体柱，半导体柱以包含一第一阻障层、一反熔丝层、一二极管及一第二阻障层为较佳，其中一电流通过位于反熔丝层上的一崩溃区的二极管，此反熔丝层以包含氧化硅为较佳。实施例中更包含一介电层位于复数个半导体柱之间、一深介层窗穿过此介电层及一下方层。此平行导电线的第一图案组至少包含钨，且此第一阻障层及第二阻障层至少包含氮化钛。
本发明一实施例中，导电线可包含钨、硅化钨、铜或熔点大于700℃的一金属。阻障层可包含氮化钛、硅化钛或钴化钛。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种记忆体阵列元件，其特征在于其至少包括一平行导电线的第一图案组，位于一下方层上；一第一阻障层，位于该平行导电线的第一图案组上；一掺杂多晶硅层，位于该第一阻障层上；一反熔丝层，位于该掺杂多晶硅层上；一第二阻障层，位于该反熔丝层上；一图案化堆叠层，一端接触该平行导电线的第一图案组，该图案化堆叠层至少包含该第二阻障层、该反熔丝层、该掺杂多晶硅层及该第一阻障层；以及一介电层位于该图案化堆叠层间的一凹处，其中该凹处穿过该介电层与该下方层。
2.根据权利要求1所述的记忆体阵列元件，其特征在于其中所述的下方层至少包括一记忆体晶胞层。
3.根据权利要求1所述的记忆体阵列元件，其特征在于其中所述的下方层至少包括一基板及一读/写电晶体。
4.根据权利要求1所述的记忆体阵列元件，其特征在于其中所述的平行导电线的第一图案组至少包含钨。
5.根据权利要求1所述的记忆体阵列元件，其特征在于其中所述的反熔丝层至少包含氧化硅。
6.根据权利要求1所述的记忆体阵列元件，其特征在于其更包括一内层导电体于该凹处中；一平坦结构，其中该平坦结构至少包括平坦的一内层导电体、平坦的一第一介电层及平坦的一图案化堆叠层；一第三阻障层位于该平坦结构之上；以及一平行导电线的第二图案组位于该第三阻障层之上，该平行导电线的第二图案组实质上对准于该图案化堆叠层，且垂直于该平行导电线的第一图案组。
7.根据权利要求6所述的记忆体阵列元件，其特征在于其中所述的第一阻障层、该第二阻障层、该第三阻障层分别至少包含一材料是选自于由氮化钛(TiN)、硅化钛(TiSix)、硅化钴(CoSix)及其组合所组成的族群。
8.一种制造记忆体阵列的方法，其特征在于该方法至少包括以下步骤形成一平行导电线的第一图案组于一基板上；形成复数个半导体柱于该平行导电线的第一图案组上并自该处开始延伸，其中一半导体柱至少包括一第一阻障层、一反熔丝层、一二极管及一第二阻障层，其中一电流通过该二极管，该位于该反熔丝层上的一崩溃区；沉积一介电层于该复数个半导体柱之间；以及在形成该复数个半导体柱及沉积该介电层后，以电浆蚀刻穿过该介电层及一下方层产生一深介层窗。
9.根据权利要求8所述制造记忆体阵列的方法，其特征在于其中所述的基板至少包括一记忆体晶胞层及介于该记忆体晶胞层与该平行导电线的第一图案组之间的一介电层。
10.根据权利要求8所述制造记忆体阵列的方法，其特征在于其中所述的基板至少包括一硅层及一读/写电晶体。
11.根据权利要求8所述制造记忆体阵列的方法，其特征在于其中形成所述的复数个半导体柱于该平行导电线的第一图案组上，更包括对准该半导体柱及一导电线。
12.根据权利要求11所述制造记忆体阵列的方法，其特征在于其中对准所述的半导体柱和该导电线至少包括图案化及蚀刻该半导体柱。
13.根据权利要求8所述制造记忆体阵列的方法，其特征在于其中所述的平行导电线的第一图案组至少包含钨。
14.根据权利要求8所述制造记忆体阵列的方法，其特征在于其中所述的第一阻障层及该第二阻障层至少包含氮化钛(TiN)。
15.根据权利要求8所述制造记忆体阵列的方法，其特征在于其中所述的反熔丝层至少包含氧化硅。
全文摘要
一种记忆体阵列及其制造方法，可预防于深介层窗电浆蚀刻时产生电弧，至少包括于基板上的一平行导电线上形成一第一图案组，及在此平行导电线的第一图案组上形成复数个半导体柱并从此延伸，其中一半导体柱至少包括一第一阻障层、一反熔丝层、一二极管及一第二阻障层，其中一电流可通过位于反熔丝层崩溃区上的一二极管。此方法更包括沉积一介电层于复数个半导体柱之间，并在形成复数个半导体柱与介电层沉积步骤后，以电浆蚀刻产生一深介层窗，穿过此介电层及下方层。一实施例中包括一记忆体阵列元件，可在介电层非等向性蚀刻过程中降低电浆电弧，以避免对元件周围的结构产生损害。
文档编号H01L21/768GK1858903SQ20061005814
公开日2006年11月8日 申请日期2006年3月6日 优先权日2005年5月6日
发明者郭秀兰, 汪坤发 申请人:台湾积体电路制造股份有限公司