专利名称：微电子器件和制造微电子器件的方法
技术领域：
本发明涉及一种微电子器件和制造微电子器件的方法，特别地，微电子器件具有凹入式沟道阵列晶体管(RCAT)和/或沟槽电容器。
背景技术：
微电子器件的制造成本基本上与芯片的面积成比例。并且有持续提高微电子器件中的晶体管、电容器和其它元件的数目的趋势。由于这两个原因，不断地将微电子器件及其单个电子元件小型化。为此，缩减每个电子元件的线形尺寸并开发晶体管、电容器和其它元件的新设计。
例如，长期以来场效应晶体管(FET)的栅电极、栅极氧化物和沟道区已经平坦化，且基本上平行于衬底的表面。图6至8显示了晶体管的一种较新设计。在具有表面12的衬底10中，形成基本上垂直于衬底10的表面12的高纵横比的凹槽或沟槽14。在凹槽14中沉积由氧化硅或任何其它电绝缘材料构成的薄电介质层16。使用掺杂多晶硅或任何其它导电材料填充凹槽，形成栅电极18。在沟槽14相对两侧的衬底10的表面12上形成高掺杂的源极和漏极电极区20和22。在衬底10中紧邻电介质层16形成薄的U形沟道区24。
可以通过栅电极18的电势控制沟道区24的导电性，从而将源极和漏极电极区20和22电连接，或者使它们彼此绝缘。沟道区24在任何位置的局部电导率依赖于局部电场以及在该位置引起的局部电势。然而，在沟槽14的下端或底部的电场是严重不均匀的。
图6至8显示了三种不同形状的沟槽14的例子。圆圈30表示电场减弱的区域。这些电场减弱的区域存在于沟槽14的所有边缘或拐角。在这些低电场区域30中接通沟道区24所需的栅电极18的电势大小显著高于沟道区24的其它部分，并且接通整个沟道区24所需的栅电极18的电势很大程度取决于沟槽14下端的特定几何形状。此外，掺杂剂浓度的局部差异严重地影响了这些电学性质。
然而，很难控制沟槽14的特定形状。虽然图7所显示的几何形状稍好于图6和8所显示的几何形状，但是几乎不能被可靠地实现。沟槽14的实际形状最有可能由图7的形状以或大或小的显著趋势向图6和8的形状偏离。这导致晶体管与晶体管之间的电学性能产生显著差异。
虽然图6至8显示了垂直栅极FET或RCAT，但是对于微电子器件的沟槽电容器和其它沟槽电子元件，同样存在类似的因沟槽形状几乎不可实现而严重影响电和电子性能的问题。还有另外一个问题，不但沟槽14的几何形状而且电介质层16的厚度和厚度均匀性也难以控制。
发明内容
本发明提供了一种改进的微电子器件和一种改进的制造微电子器件的方法，该微电子器件具有形成在凹槽中的电子元件。本发明还提供了一种微电子器件和一种制造微电子器件的方法，该微电子器件具有形成在凹槽中的晶体管或电容器。本发明还提供了一种微电子器件和一种制造微电子器件的方法，其中消除或减小了凹槽的特定形状对微电子器件的电子元件的电和电子性能的影响。本发明还提供了一种微电子器件和一种制造微电子器件的方法，其中微电子器件是存储器件。
在本发明的一个实施例中，微电子器件包括衬底和晶体管，该晶体管包括衬底中的沟道区；沟道区中的凹槽；沉积在凹槽底部的第一电介质层，第一电介质层包括第一电介质材料；沉积在凹槽侧壁上的第二电介质层，第二电介质层包括第二电介质材料；以及位于凹槽中并通过第一和第二电介质层与沟道区电绝缘的栅电极，其中第一电介质材料的介电常数高于第二电介质材料的介电常数。
在本发明的另一实施例中，微电子器件具有在导电区域包括导电材料的衬底；形成在导电区域中的凹槽；沉积在凹槽底部的第一电介质层，第一电介质层包括第一电介质材料；沉积在凹槽侧壁上的第二电介质层，第二电介质层包括第二电介质材料；以及位于凹槽中并通过第一和第二电介质层与导电区域的导电材料电绝缘的填充部分。
在本发明的另一实施例中，制造微电子器件的方法包括提供具有表面的衬底；在衬底表面之下提供导电区域；在导电区域中形成凹槽；在凹槽底部形成第一电介质层；在凹槽侧壁上形成第二电介质层；以及使用填充材料填充凹槽，从而形成填充部分，其中填充部分通过第一和第二电介质层与导电区域电绝缘。
在本发明的另一实施例中，提供一种微电子器件和一种制造微电子器件的方法，其中在凹槽底部沉积由第一电介质材料构成的第一电介质层，在凹槽侧壁上沉积由第二电介质材料构成的第二电介质层。第一和第二电介质材料彼此不同并优选地具有不同的介电常数。选择第一电介质层的第一电介质材料，以便减小或消除凹槽底部的特定几何形状对元件的电或电子性能的影响。因此，本发明具有不需要控制凹槽底部几何形状的优点，从而降低了制造成本。
在本发明的另一实施例中，微电子器件具有形成在凹槽中的晶体管，其中第一电介质材料的介电常数高于第二电介质材料的介电常数。邻近第一电介质层的沟道区的电导率在一定的电极电压下增大，该电压的绝对值低于增大邻近第二电介质层的沟道区的电导率所需的电极电压的绝对值。从而，整个沟道的导电性以及晶体管的开关特性和阈值电压只受到凹槽的基本垂直侧壁的影响，而不受凹槽底部几何形状的影响。
在本发明的一个方面，凹槽底部第一电介质层的第一电介质材料的高介电常数引起凹槽底部的一种沟道短路。邻近第一电介质层的沟道部分的晶体管在关状态和开状态之间转换的栅极电势(阈值电压)下已经局部处于开状态。晶体管在关状态和开状态之间的转换只是沟道的侧壁部分的转换。由于凹槽的基本垂直侧壁的几何形状和由此带来的沟道侧壁部分的开关属性易于高可重复性地加以控制，所以这是特别有利的。特别是减小了掺杂剂浓度的局部差异的影响。
在本发明的另一实施例中，在凹槽的侧壁和底部形成包括第二电介质材料的电介质层，并向凹槽底部的电介质层中注入氮或其它离子，从而局部地将第二电介质材料转变为第一电介质材料。这种方法具有这样的优点，即通过激励的垂直离子流易于在凹槽底部有选择地注入氮或其它离子。离子流垂直于衬底的表面并平行于凹槽的侧壁，使得注入离子的浓度在凹槽的底部远高于在它的侧壁上的程度。
离子注入是一种常规技术。可以容易地控制注入的浓度和深度。然而，不需要高精度地控制氮或其它离子在电介质层底部的浓度。本发明的另一优点是，由于注入深度较小，离子注入时不需要保护凹槽外侧的衬底表面。例如，浅表层中的氮注入几乎不会改变衬底表面之下的源极和漏极区域的电性能。
本发明还提供了具有形成在凹槽中的电容器的微电子器件。优选地，凹槽底部第一电介质层的第一电介质材料的介电常数低于凹槽侧壁上的第二电介质层的第二电介质材料的介电常数。从而减小了底部区域对电容器电容的贡献以及凹槽底部几何形状对电容器电容的影响。通过这种方式，本发明具有可以更容易地精确设定电容的优点。
本发明特别有利于制造高度小型化的元件，如存储器件的存储单元的单元晶体管或存储电容器、或者其它微电子器件。
结合示范性实施例和附图更详细地描述本发明，其中图1显示了根据本发明实施例的微电子器件的截面图。
图2显示了根据本发明实施例的微电子器件的截面图。
图3显示了根据本发明实施例的微电子器件的截面图。
图4显示了根据本发明实施例的微电子器件的截面图。
图5显示了根据本发明实施例的方法的流程图。
图6至8显示了传统微电子器件的截面图。
具体实施例方式
图1至4显示了部分微电子器件的示意性截面图，其中截面区域垂直于衬底10的表面12。图1至4中所显示的每个微电子器件都是晶体管器件或电容器器件或任何其它包括存储单元的器件。然而，本发明对于所有具有形成于凹槽中的电子元件的高度小型化的微电子器件都是有益的。
图1是根据本发明实施例的微电子器件的示意图。微电子器件包括具有表面12的衬底10。垂直于衬底10的表面12形成凹槽或沟槽14。优选地，沟槽14具有高纵横比和基本垂直的侧壁。使用第一电介质层40覆盖凹槽14的底部，并用第二电介质层16覆盖凹槽14的侧壁。在凹槽14中配置栅电极18，该栅电极18通过第一和第二电介质层40和16与衬底10电绝缘。在邻近沟槽14相对两侧的衬底10的表面12上形成源极电极或源极电极区20和漏极电极或漏极电极区22。衬底中的沟道区24靠近沟槽14。
优选地，衬底包括Si、Ge、GaAs或者任何其它晶体、多晶或非晶半导体材料。源极和漏极电极区20和22以1019cm-3...1021cm-3的掺杂剂浓度进行高掺杂。衬底10或者至少衬底10中的沟道区24优选地以1016cm-3...1018cm-3的掺杂剂浓度进行轻掺杂。优选地，第一电介质层40的第一电介质材料包括氮氧化硅、氮化硅、氧化铪、氮氧化铪或氮化铪，其中硅或氧化铪的化学计量可以变化。优选地，第二电介质层16的第二电介质材料为氧化硅。优选地，沟槽14的宽度在50nm到100nm之间或者甚至更小，沟槽14的深度在100nm到200nm之间或者甚至更大。优选地，第一和第二电介质层40和16的厚度在1.5nm到10nm之间。优选地，栅电极18包括高掺杂多晶硅、钨或者任何其它金属或任何其它导电材料。
对于NFET，源极和漏极电极区20和22为n型掺杂，衬底10或者至少沟道区24为p型掺杂，栅电极18若由半导体构成则为n型掺杂。对于PFET，源极和漏极电极区20和22为p型掺杂，衬底10或者至少沟道区24为n型掺杂，栅电极18若由半导体构成则为p型掺杂。
第一电介质层40的第一电介质材料的介电常数高于第二电介质层16的第二电介质材料的介电常数。例如，氧化硅SiO2的相对介电常数εr为εr＝3.9，纯氮化硅Si3N4的相对介电常数为εr＝7.5。对于包括硅、氧和氮的第一电介质材料，第一电介质层的相对介电常数根据氮的含量为3.9＜εr＜7.5。
沿着衬底10与第一和第二电介质层40和16之间的界面，可以在沟道区24中形成导电性连接源极和漏极电极20和22的导电反型层，或者说是沟道。导电沟道的形成依赖于栅电极18的静电电势以及栅电极18、源极和漏极电极20和22与衬底10之间的电压。由于第一电介质层40的介电常数高于第二电介质层16的介电常数，所以邻近第一电介质层40的地方比邻近第二电介质层16的地方更早地形成沟道。
换句话说，当栅电极18的电势不会使邻近第二电介质层16处形成沟道、而接近使邻近第二电介质层16处形成沟道的阈值时，在邻近第一电介质层40处形成了沟道。因此，由源极和漏极电极20和22、栅电极18和沟道区24形成的晶体管的开关特性在很大程度上与沟槽14底部的几何形状无关。
晶体管的阈值电压或阈值电势分别是通过沟道区24中的沟道使源极和漏极电极20和22导电性连接的阈值电压或阈值电势。由于第一电介质材料的介电常数高于第二电介质材料的介电常数，晶体管的阈值电压在很大程度上与凹槽14底部的特定几何形状无关。换句话说，由于第一电介质材料的介电常数高于第二电介质材料的介电常数，邻近第一电介质层40的沟道区在晶体管的阈值电压下是短路的。
已经发现，使用通常的氮注入参数，只要曲率半径不小于电介质层40和16厚度的两倍，沟槽14底部的边缘或其它结构对晶体管阈值电压的影响就可以得到补偿。
图2是根据本发明另一实施例的微电子器件的一部分的示意图。第二实施例与第一实施例的不同在于，在沟槽14中形成电容器而不是晶体管。微电子器件包括具有表面12的衬底10以及表面12上的电绝缘层50。凹槽或沟槽14形成在电绝缘层50和衬底10中并垂直于表面12。优选地，沟槽14具有高纵横比和基本垂直的侧壁。
在沟槽14底部沉积第一电介质层40，在沟槽14侧壁上沉积第二电介质层16。至少在邻近沟槽14的区域，衬底10是导电的并形成第一电容器电极52。使用掺杂多晶硅、钨或者任何其它金属或导电材料填充沟槽14以形成第二电容器电极54。第二电容器电极54连接到导体56。在该实例中，导体56平行于表面12取向并配置在电绝缘层50中。
第一和第二电介质层40和16具有不同的电介质材料。优选地，第一电介质层40的第一电介质材料的介电常数低于第二电介质层16的第二电介质材料的介电常数。以此方式减小沟槽14底部的几何形状对电容器电容的影响。电容器的电容值更好确定和更可靠，并且减小了电容器与电容器之间的电容波动。
然而图1和2所显示的沟槽14底部的几何形状有些理想化，真实器件的实际几何形状将总是与具有半圆形截面的最优几何形状有一定程度的偏离。实际的几何形状依赖于衬底10的晶体结构、刻蚀工艺及其参数，并且很大程度上受到随机影响。
图3和4显示了两种极端的几何形状。图3所示的实施例中沟槽14的截面形状基本上为矩形，图4所示的实施例中沟槽14底部的截面是V形。虽然图3和4显示了与图1所示晶体管类似的晶体管，但是同样的沟槽形状也适用于图2所示的电容器。
提供一种同时具有上述图1所示的晶体管和上述图2所示的电容器的微电子器件是有益的。优选地，晶体管是单元晶体管、电容器是存储单元的存储电容器，并同时形成它们的沟槽和电介质层。
图5是根据本发明实施例的方法的流程图。该方法是一种制造微电子器件的方法，其中微电子器件优选地是存储器件或任何其它包括存储单元的器件，并且其中执行下述步骤以形成单元晶体管和/或存储电容器。
在第一步骤82中，提供具有表面12的衬底10。在第二步骤84中，在衬底10中形成导电区域24和52。优选地通过对衬底材料进行掺杂完成这一步骤。在第三步骤86中，在导电区域24和52中形成凹槽14。优选地，该凹槽是具有高纵横比并通过各向异性刻蚀处理形成的沟槽。凹槽14具有基本上垂直于衬底10的表面12的侧壁。
在第四步骤88中，在凹槽14底部形成由第一电介质材料构成的第一电介质层40。在第五步骤90中，形成由第二电介质材料构成的第二电介质层16。可以以这种顺序或者以相反的顺序、甚至同时执行第四和第五步骤88和90。根据优选实施例，形成在凹槽14中的电介质层包括例如氧化硅。随后在凹槽14底部的电介质层中注入离子，例如氮离子。没有注入原子的凹槽14侧壁上的电介质层部分16的电介质材料为第二电介质层的第二电介质材料。通过原子注入，原电介质材料转变为第一电介质层40的第一电介质材料。
可选地，分别单独形成第一和第二电介质层40和16。根据这种可选方式，低κ电介质如化学计量或非化学计量的氮氧化硅、纯氮化硅、氧化铪、氮氧化铪或纯氮化铪可以用来作为具有高介电常数的第一电介质材料。
当采用这种方法形成的电子元件是电容器时，第二电介质层16的介电常数优选地高于第一电介质层40的介电常数，第一电介质材料优选地为氧化硅，第二电介质材料优选地选自氮氧化硅、氮化硅、氧化铪、氮氧化铪和氮化铪。
在第六步骤92中，使用导电材料填充凹槽，例如使用掺杂多晶硅、钨、任何其它金属或任何其它导电材料。
权利要求
1.一种具有衬底和晶体管的微电子器件，该晶体管包括衬底中的沟道区；沟道区中的凹槽；沉积在凹槽底部的第一电介质层，第一电介质层包括第一电介质材料；沉积在凹槽侧壁上的第二电介质层，第二电介质层包括第二电介质材料；以及位于凹槽中并通过第一和第二电介质层与沟道区电绝缘的栅电极，其中第一电介质材料的介电常数高于第二电介质材料的介电常数。
2.根据权利要求1的微电子器件，其中第一电介质材料选自由氮氧化硅、氮化硅、氧化铪、氮氧化铪和氮化铪构成的组，并且其中第二电介质材料为氧化硅。
3.根据权利要求1的微电子器件，其中凹槽提供具有基本垂直侧壁的沟槽的形状。
4.根据权利要求2的微电子器件，其中凹槽提供具有基本垂直侧壁的沟槽的形状。
5.根据权利要求1的微电子器件，其中微电子器件是存储器件。
6.根据权利要求2的微电子器件，其中微电子器件是存储器件。
7.根据权利要求3的微电子器件，其中微电子器件是存储器件。
8.一种微电子器件，包括在导电区域中包括导电材料的衬底；形成在导电区域中的凹槽；沉积在凹槽底部的第一电介质层，第一电介质层包括第一电介质材料；沉积在凹槽侧壁上的第二电介质层，第二电介质层包括第二电介质材料；以及位于凹槽中并通过第一和第二电介质层与导电区域的导电材料电绝缘的填充部分。
9.根据权利要求8的微电子器件，其中导电区域形成电容器的第一电容器电极，填充部分形成电容器的第二电容器电极，以及第一和第二电介质层形成电容器的电介质。
10.根据权利要求8的微电子器件，其中第一电介质材料的介电常数高于第二电介质材料的介电常数。
11.根据权利要求10的微电子器件，其中第一电介质材料选自由氮氧化硅、氮化硅、氧化铪、氮氧化铪和氮化铪构成的组，并且其中第二电介质材料为氧化硅。
12.根据权利要求8的微电子器件，其中凹槽提供具有基本垂直侧壁的沟槽的形状。
13.根据权利要求9的微电子器件，其中凹槽提供具有基本垂直侧壁的沟槽的形状。
14.一种制造微电子器件的方法，包括提供具有表面的衬底；在衬底表面之下形成导电区域；在导电区域中形成凹槽；在凹槽底部形成第一电介质层；在凹槽侧壁上形成第二电介质层；以及使用填充材料填充凹槽，从而形成填充部分，其中填充部分通过第一和第二电介质层与导电区域电绝缘。
15.根据权利要求14的方法，其中导电区域包括沟道区，并且填充部分为栅电极。
16.根据权利要求14的方法，其中形成的第一电介质层具有第一介电常数，形成的第二电介质层具有第二介电常数，并且第一介电常数高于第二介电常数。
17.根据权利要求15的方法，其中形成的第一电介质层具有第一介电常数，形成的第二电介质层具有第二介电常数，并且第一介电常数高于第二介电常数。
18.根据权利要求16的方法，其中导电区域包括硅，形成第二电介质层包括在凹槽中形成氧化硅层；和形成第一电介质层包括注入氮，氮离子基本上垂直于衬底表面注入。
19.根据权利要求16的方法，其中导电区域包括硅，形成第一电介质层包括注入氮，氮离子基本上垂直于衬底表面注入，并且形成第二电介质层包括氧化侧壁上的硅。
20.根据权利要求14的方法，其中导电区域形成电容器的第一电容器电极，填充部分是电容器的第二电容器电极，以及第一和第二电介质层形成电容器的电介质。
全文摘要
一种包括衬底和晶体管的微电子器件。该晶体管包括衬底中的沟道区、沟道区中的凹槽、第一电介质层和第二电介质层。第一电介质层包括第一电介质材料并沉积在凹槽的底部。第二电介质层包括第二电介质材料并沉积在凹槽的侧壁上。第一电介质材料的介电常数高于第二电介质材料的介电常数。栅电极位于凹槽中并通过第一和第二电介质层与沟道区电绝缘。
文档编号H01L27/108GK1949541SQ20061014950
公开日2007年4月18日 申请日期2006年10月12日 优先权日2005年10月12日
发明者R·斯托默, M·斯特拉塞 申请人:奇梦达股份公司