专利名称：熔丝结构及其形成方法
技术领域：
本发明涉及半导体技术领域，特别涉及熔丝结构及其形成方法。
背景技术：
随着半导体工艺得微小化以及复杂度得提高，半导体元件也变得更容易 受各式缺陷或杂质得影响，而单一导线、二极管或者晶体管等的失效往往即 构成整个芯片的缺陷。因此为了解决这个问题，现有技术便会在集成电路中 形成一些熔丝，以确保集成电路的可利用性。
一般来说，熔丝连接集成电路中的冗余电路(redundancycircuit), —旦 检测发现电路具有缺陷时，这些冗余电路就可用于修复或取代有缺陷的电路。 以存储器结构为例，现有技术会在结构得最上层制作一些熔丝结构，其作用 在于当内存完成时，若其中有部分存储单元、字线或者导线的功能有问题时， 就可以利用熔丝跳接另一些冗余(redundant cells)的存储单元、字线或者导 线来取代。
目前熔丝扩大到可以提供程序化(programming elements )的功能，以使 各种客户可依不同的功能来程序化电路。例如，为了节省研发与制作成本， 晶片厂可以利用导线与存储阵列内每个晶体管相连接，并在导线中增加一个 熔丝，待半导体芯片制作完成后，再由外部进行数据输入，以独特化各个标 准芯片成各式产品芯片。当可程序化只读存储器(Programmable ROM, PROM) 进行数据输入时，如使用较高电压将熔丝烧毁，而产生断路(off-state), 即完成"1"的输入；反之，未经烧毁的熔丝，晶体管导线线路仍存在而形成 导通状态(on-state),即相当于存入"0"。此种利用高电压烧毁(blowing) 熔丝的过程即为程序化(programming)，而且一旦程序化的熔丝将永久形成断路状态存在。因此熔丝显示出二进制运算，在集成电路的制造和封装之后 允许对编程信息进行编码。
现有技术的绝缘体上硅(SOI)上的熔丝结构的制作流程参照附图l所示，
首先执行步骤IOO,提供绝缘体上硅(SOI),所述SOI具有第一绝缘层和单晶 硅层；执行步骤102，将单晶硅层构图为带；执行步骤104，用一种或多种杂 质掺杂单晶硅层，包括向每个单晶硅带的不同区域注入不同类型的杂质的多 重掩模和掺杂工艺，也包括保留单晶硅带的一个或多个部分未掺杂的工艺； 执行步骤106,用硅化单晶硅层的至少上部分形成硅化带；执行步骤108,在 硅化带上形成一个或多个第二绝缘层以使硅化带在三维上与周围结构电或热 隔离；执行步骤IIO,在形成第二绝缘层之前或者之后，形成穿过第二绝缘层 到硅化带的末端的电接触，从而完成熔丝结构。
采用该流程形成的熔丝结构利用SOI上的硅化带，上面的硅化物材料允许 熔丝在编程状态下用作导体。当进行编程时，硅化物被移动或者断开。然而 采用上述流程与现有的标准CMOS工艺不相兼容，同时，在制作过程中，需要 额外增加掩;^莫版以及进行掺杂工艺，这增加了工艺成本。
在申请号为200610106431的中国专利申请中还可以发现更多与上述技术 方案相关的信息。
发明内容
本发明解决的问题是现有的形成熔丝结构技术与标准CMOS工艺不相兼 容，在制作过程中，需要额外增加掩模版以及进行掺杂工艺，增加了工艺成 本。
为解决上述问题，本发明提供一种熔丝的形成方法，包括提供半导体 衬底；依次在半导体衬底上形成第一介质层和多晶硅层，所述多晶硅层采用 形成晶体管的多晶硅层；在多晶硅层中形成至少两个掺杂区域，所述相邻两个掺杂区域的导电类型相反；在具有至少两个掺杂区域的多晶硅层上形成硅 化物层；在硅化物层上形成第二介质层；在第二介质层中形成通孔，所述通 孔暴露出硅化物层；采用导电材料填充通孔并与硅化物层相接触；在第二介 质层上对着填充有导电材料的通孔位置形成金属垫。
所述多晶硅层中形成的掺杂区域为两个，分别为在进行源/漏离子注入工 艺中或者在进行源/漏延伸区离子注入工艺中同时形成。
所述多晶硅层中形成的掺杂区域为三个，为在进行源/漏离子注入工艺中 或者在进行源/漏延伸区离子注入工艺中同时形成。
所述通孔中填充的导电材料以及金属垫为金属铝。
所述硅化物为金属钨、钛、镍、钴、钽或者铂的硅化物。
相应的，本发明提供一种熔丝结构，包括半导体衬底；依次位于半导 体衬底上的第一介质层和多晶硅层，所述多晶硅层采用形成晶体管的多晶硅 层；位于多晶硅层中的至少两个掺杂区域，所述相邻两个掺杂区域的导电类 型相反；位于具有至少两个掺杂区域的多晶硅层上的硅化物层；位于硅化物 层上的第二介质层；位于第二介质层中通孔以及填充于通孔内的导电材料； 位于第二介质层上对着填充有导电材料的通孔位置形成的金属垫。
所述多晶硅层中形成的掺杂区域依次为两个，分别为在进行源/漏离子注 入工艺中或者在进行源/漏延伸区离子注入工艺中同时形成。
所述多晶硅层中形成的掺杂区域为三个，分别为在进行源/漏离子注入工 艺中或者在进行源/漏延伸区离子注入工艺中同时形成。
所述通孔中填充的导电材料以及金属垫为金属铝。
所述硅化物为金属鴒、钛、镍、钽或者柏的硅化物。
与现有技术相比，上述技术方案具有以下优点通过采用形成晶体管的多晶硅栅的多晶硅层作为熔丝的多晶硅层，在编程前后，熔丝结构的电阻值
相差较大，利于编程前后状态的检测，同时与现有标准CMOS工艺完全兼容， 没有增加工艺成本。
上述技术方案通过采用形成晶体管的多晶硅栅的多晶硅层作为熔丝的多 晶硅层、釆用形成晶体管的源/漏极的离子注入和形成源/漏延伸区的离子注入 形成熔丝结构的不同掺杂区，在编程前后，熔丝结构的电阻值相差较大，利 于编程前后状态的检测，同时与现有标准CMOS工艺完全兼容，没有增加额 外的掩模版和掺杂工艺、没有增加工艺成本。
图l是现有技术的形成熔丝结构的流程示意图； 图2至图9是本发明的第一实施例的形成熔丝的结构示意图； 图10至图12是本发明的第二实施例的形成熔丝的结构示意图； 图13是本发明的第三实施例的形成熔丝的结构示意图； 图14A是一种熔丝结构检测电路； 图14B是另一种熔丝结构的差分检测电路。
具体实施例方式
本发明提供一种熔丝的形成方法及其结构，在本发明的实施例中公开了 三种熔丝的结构，在多晶硅层中分别形成具有PN结的两个掺杂区和具有PNP 结构和NPN结构的三个掺杂区，还可以形成诸如PNPN...等多个掺杂区结构， 在此不应过分限制本发明的保护范围。
本发明首先给出一种熔丝的形成方法的第一实施例，包括提供半导体 衬底；依次在半导体衬底上形成第一介质层和多晶硅层，所述多晶硅层采用 形成晶体管的多晶硅层；在多晶硅层中形成至少两个掺杂区域，所述相邻两个掺杂区域的导电类型相反；在具有至少两个掺杂区域的多晶硅层上形成硅 化物层；在硅化物层上形成第二介质层；在第二介质层中形成通孔，所述通 孔暴露出硅化物层；采用导电材料填充通孔并与硅化物层相接触；在第二介 质层上对着填充有导电材料的通孔位置形成金属垫。
首先参照图2，提供半导体衬底201,所述半导体衬底为具有多层导电层、 介质层构成的半导体器件的硅衬底、III - V族化合物衬底或者II - VI族化合 物衬底等。
在半导体衬底201上形成第一介质层202,所述第一介质层202为氧化硅、 氮化硅、氮氧化硅中一种或者其组合构成，也可以为含碳氧化硅等低介电常 数介质层。
参照图3，在第一介质层202上形成多晶硅层203,所述多晶硅层为采用 形成晶体管的多晶硅栅的多晶硅层。形成所述多晶硅层203为本技术领域人 员公知技术，作为本发明的一个优化实施方式，形成所述多晶硅层203采用 化学气相沉积(CVD)装置形成。
参照图4,在多晶硅层203上形成第一光刻胶层204,在第一光刻胶层204 上定义出第一多晶硅层203中的两个掺杂区的形状，所述定义第一多晶硅层 203中的两个掺杂区的形状的掩模版为采用现有技术中的形成源/漏极或者源/ 漏延伸区(LDD)的掩模版，这样不会额外增加掩模版。本实施例中，首先 定义出第一掺杂区203a的形状，然后进行离子注入进行掺杂形成第一掺杂区 203a，多晶硅层203的其余部分构成203b。第一摻杂区203a的导电类型为p 型。
参照图5,在多晶硅层203上形成第二光刻胶层205,在第二光刻胶层205 上定义出第二掺杂区203c的形状，然后进行离子注入进行掺杂形成第二掺杂 区203c。第二掺杂区203c的导电类型为n型。
所述多晶硅层中形成的p型第一掺杂区203a和n型第二掺杂区203c区为在进行源/漏离子注入工艺中同时形成，比如在形成PMOS晶体管的源/漏极中
同时进行离子注入形成第一掺杂区203a,在形成NMOS晶体管的源/漏极中同 时进行离子注入形成第二掺杂区203c。所述第一掺杂区203a和第二掺杂区 203c构成PN结。
参照图6，在具有至少两个掺杂区域的多晶硅层203上形成硅化物层206。 所述硅化物层206为金属鴒、钛、镍、钽或者铂的硅化物。比较优化的实施 方式为采用硅化钛。形成所述硅化物层206为本技术领域人员公知技术。
参照图7,在硅化物层206上形成第二介质层207以使多晶硅层203和硅 化物层206在三维上与周围结构电或热隔离。所述第二介质层207可以为一 层或者多层构成，所述第二介质层207可以为氧化硅、氮化硅、氮氧化硅中 一种或者其组合构成。
参照图8，在第二介质层207的两端形成通孔208,所述通孔暴露出硅化 物层206;然后采用导电材料填充通孔208,使导电材料与硅化物层206相接 触。所述通孔208中填充的导电材料可以为掺杂多晶硅、金属材料等，作为 本发明的一个优化实施方式，所述导电材料为金属A1。
参照图9,在第二介质层207上的两端对着填充有导电材料的通孔208位 置分别形成金属垫209。
基于上述工艺实施后，形成本发明的熔丝结构，包括半导体衬底201; 依次位于半导体衬底201上的第一介质层202和多晶硅层203,所述多晶硅层 203采用形成晶体管的多晶硅层；位于多晶硅层203中的第一掺杂区域203a 和第二掺杂区域203c，所述第一掺杂区域203a和第二掺杂区域203c的导电 类型分别为p型和n型；位于具有两个掺杂区域的多晶硅层203上的硅化物 层206;位于硅化物层206上的第二介质层207;位于第二介质层207中的通 孔208以及填充于通孔内的导电材料；位于第二介质层207上对着填充有导 电材料的通孔208位置形成的金属垫209。图10至图12是本发明的第二实施例的形成熔丝的结构示意图，与第一 实施例中不同在于形成三个掺杂区域。首先参照图10，在多晶硅层203上形 成第三光刻胶层210,然后在第三光刻胶层210上定义出第二掺杂区域203f 的形状，然后通过离子注入形成第二掺杂区域203f。所述第二掺杂区域203f 的导电类型为p型，则形成第二掺杂区域203f的离子注入可以采用形成PMOS 晶体管的源/漏扩散区(LDD)或者形成源/漏极的离子注入同时形成。
参照图11,然后在多晶硅层203上形成第四光刻胶层211,然后在第四 光刻胶层211上定义出第 一掺杂区域203e和第三掺杂区域203g的形状，然后 通过离子注入形成第一掺杂区域203e和第三掺杂区域203g。所述第一掺杂区 域203e和第三掺杂区域203g的导电类型为n型，则形成第一掺杂区域203e 和第三掺杂区域203f的离子注入为采用形成NMOS晶体管的源/漏极的离子 注入工艺或者形成源/漏纟及的离子注入工艺同时形成。
参照图12,然后在带有三个掺杂区域的多晶硅层203上形成硅化物层 212,所述硅化物层212为金属鴒、钛、镍、钽或者铂的硅化物。
随后的工艺与第一实施例中的工艺相同，包括在硅化物层212上形成第 二介质层和在第二介质层中形成通孔、在通孔中填充导电材料以及在第二介 质层上对着填充有导电材料的通孔位置形成金属垫等工艺，具体可以参照图7 至图9,在此不作赘述。
图13是本发明的第三实施例的形成熔丝的结构示意图。与第二实施例中 的不同之处在于形成第一掺杂区域203h、第二掺杂区域203i和第三摻杂区域 203j的导电类型依次分别为p型、n型和p型。则形成第一掺杂区域203h、 第二掺杂区域203i和第三掺杂区域203j为在形成NMOS晶体管的源/漏极的 离子注入工艺中或者源/漏扩散区(LDD)工艺中同时形成。
本发明通过在多晶硅层中形成至少两个掺杂区域，所述相邻两个掺杂区 域的导电类型相反，然后在晶硅层上形成硅化物层构成熔丝结构，由于多晶硅中相邻两个掺杂区域的导电类型相反，在编程前后，熔丝结构的电阻值相 差较大，利于编程前后状态的检测。
本发明通过采用形成晶体管的多晶硅栅的多晶硅层作为熔丝的多晶硅 层，在编程前后，熔丝结构的电阻值相差较大，利于编程前后状态的检测，
同时与现有标准CMOS工艺完全兼容，没有增加工艺成本；
本发明通过采用形成晶体管的多晶硅栅的多晶硅层作为熔丝的多晶硅 层、采用形成晶体管的源/漏极的离子注入和形成源/漏延伸区的离子注入形成 熔丝结构的不同掺杂区，在编程前后，熔丝结构的电阻值相差较大，利于编
程前后状态的检测，同时与现有标准CMOS工艺完全兼容，没有增加额外的 掩模版和掺杂工艺、没有增加工艺成本。
图14A给出现有技术的熔丝进行检测的电路。检测电路100为采用一根 熔丝组成的电路，包括电阻RPU,用于分压，其第一端与电源输入端相连， 所述电源输入端输入电压VDD;熔丝RFUS，其第一端与电阻RPU的第二端 相连，同时与检测器30的一个输入端A相连；检测器30,用于根据输入端A 输入的电压与参考电压进行比较，其比较结果输出至输出端Y;晶体管TRAN, 用于选择待检测的熔丝RFUS,其漏端与熔丝RFUS的第二端相连，其源端接 地，其栅极与选择信号相连。所述熔丝RFUS的第一端、第二端即为上述第 一实施例中的熔丝结构两端的金属垫209 。
图14A中的RPU的电阻值介于熔丝RFUS被编程前后的阻值之间。比如， 熔丝RFUS在编程前电阻值为X，在编程后电阻值为100X,电阻RPU的比较 优化的值为IOX。图14A中检测器30的参考电压比较优化设定为0.5VDD。 当选择信号通过晶体管TRAN选中图14A中的熔丝RFUS时，所述检测电路 IOO形成通路，当熔丝RFUS未被编程过时，A点的电位是0.1VDD,而对于 编程过的熔丝RFUS, A点的电位约为0.9VDD,编程前后A点的电压相差大 于0.5VDD,检测器30可以分辨出。但是在现有技术中，如果熔丝RFUS电阻值在编程后增加不明显，将导 致检测器30的判断结果不可靠。比如，熔丝RFUS在编程前电阻值为X，在 编程后电阻值为4X,电阻RPU的比较优化的值为2X。在这种情况下，图14A 中检测器30的参考电压比较优化设定为0.5VDD。当选择信号通过晶体管 TRAN选中图14A中的熔丝RFUS时，所述冲全测电路100形成通路，当熔丝 RFUS未被编程过时，A点的电位是0.33VDD，而对于编程过的熔丝RFUS， A点的电位约为0.67VDD,编程前后A点的电压相差为0.34VDD,理论上这 时候检测器30可以分辨出这两个电位。但是在实际制造中，电阻RPU的电 阻值可能会有比较大的偏差，参考电压也可能不准，不是刚好是0.5VDD。比 如，当电阻RPU的电阻值减小50 % ,即电阻值RPU的电阻值为X时候，如 果FUSE没有被编程过，A点的电位将为0.5VDD,这时如果参考电压稍低了 一些，低于0.5VDD,检测器就会认为熔丝被烧断了，得到相反的错误结果。
为了避免上述检测结果不可靠的情况发生，在实际电路中，通常采用更 为复杂的差分检测电路，具体结构如图14B所示。检测电路200为采用两根 熔丝组成的差分电路，包括第一检测电路，所述第一检测电路进一步包括 第一电阻RPUl,用于分压，其第一端与第一电源输入端相连，所述第一电源 输入端输入电压VDD1;第一熔丝RFUSl,其第一端与电阻RPU的第二端相 连与B点；晶体管TRAN,用于选择待检测的熔丝RFUS,其漏端与熔丝RFUS 的第二端相连，其源端接地，其栅极与选择信号相连。
所述检测电路200还包括第二检测电路，所述第二检测电路进一步包括 第二电阻RPU2，用于分压，其第一端与第二电源输入端相连，所述第二电源 输入端输入电压VDD2;第二熔丝RFUS2,其第一端与第二电阻RPU2的第 二端相连于C点，其第二端接地。
所述检测电路200进一步还包括检测器30,其一个输入端输入B点电位， 其另 一输入端输入C点电位，用于将B点输入的电位与C点电位进行比较，
12其比较结果输出至输出端Z。
在差分检测电路200中，第二熔丝RFUS2用于参考而不是编程。第二熔 丝RFUS2与第一熔丝RFUS1的制作工艺相同，但是电阻值在编程前相差二 倍，采用检测电路200，只要第二熔丝RFUS2的电阻值在编程后大于2X,所 述差分检测电路200可以精确辨别出B点与C点的电位，即能检测出第 一熔 丝RFUS1是否被编程过，但是上述差分检测电路200结构比较复杂，会增加 工艺成本。
本发明的熔丝结构，由于在多晶硅层中形成有至少两个导电类型相反的 掺杂区域；在编程前后，熔丝结构的电阻值相差较大，采用单根式检测电路 即如图14A的检测电路100就可精确判断出熔丝是否被编程过。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1. 一种熔丝的形成方法，其特征在于，包括 提供半导体衬底；依次在半导体衬底上形成第一介质层和多晶硅层，所述多晶硅层采用形成 晶体管的多晶硅层；在多晶硅层中形成至少两个掺杂区域，所述相邻两个掺杂区域的导电类型 相反；在具有至少两个掺杂区域的多晶硅层上形成硅化物层； 在硅化物层上形成第二介质层； 在第二介质层中形成通孔，所述通孔暴露出硅化物层；采用导电材料填充通孔并与硅化物层相接触； 在第二介质层上对着填充有导电材料的通孔位置形成金属垫。
2. 根据权利要求1所述的熔丝的形成方法，其特征在于，所述多晶硅层中形 成的掺杂区域为两个，分别为在进行源/漏离子注入工艺中或者在进行源/ 漏延伸区离子注入工艺中同时形成。
3. 根据权利要求1所述的熔丝的形成方法，其特征在于，所述多晶硅层中形 成的掺杂区域为三个，为在进行源/漏离子注入工艺中或者在进行源/漏延伸 区离子注入工艺中同时形成。
4. 根据权利要求1所述的熔丝的形成方法，其特征在于，所述通孔中填充的 导电材料以及金属垫为金属铝。
5. 根据权利要求1所述的熔丝的形成方法，其特征在于，所述硅化物为金属 鴒、钛、镍、钴、钽或者铂的硅化物。
6. —种熔丝结构，其特征在于，包括 半导体衬底；依次位于半导体衬底上的第一介质层和多晶硅层，所述多晶硅层采用形成晶体管的多晶硅层；位于多晶硅层中的至少两个掺杂区域，所述相邻两个掺杂区域的导电类型相反；位于具有至少两个掺杂区域的多晶硅层上的硅化物层； 位于硅化物层上的第二介质层；位于第二介质层中的通孔以及填充于通孔内的导电材料； 位于第二介质层上对着填充有导电材料的通孔位置形成的金属垫。
7. 根据权利要求6所述的熔丝结构，其特征在于，所述多晶硅层中形成的掺 杂区域依次为两个，分别为在进行源/漏离子注入工艺中或者在进行源/漏延 伸区离子注入工艺中同时形成。
8. 根据权利要求6所述的熔丝结构，其特征在于，所述多晶硅层中形成的掺 杂区域为三个，分别为在进行源/漏离子注入工艺中或者在进行源/漏延伸区 离子注入工艺中同时形成。
9. 根据权利要求6所述的熔丝结构，其特征在于，所述通孔中填充的导电材 料以及金属垫为金属铝。
10. 根据权利要求6所述的熔丝结构，其特征在于，所述硅化物为金属鴒、钛、 镍、钽或者铂的硅化物。
全文摘要
一种熔丝的形成方法，包括依次在半导体衬底上形成第一介质层和多晶硅层；在多晶硅层中形成至少两个相邻掺杂区域导电类型相反的掺杂区域；在多晶硅层上依次形成硅化物层和第二介质层；在第二介质层上中形成填充有导电材料的通孔及在通孔上形成金属垫。相应地，本发明还提供一种熔丝结构。本发明通过采用形成晶体管的多晶硅层作为熔丝的多晶硅层、采用源/漏极的离子注入和形成源/漏延伸区的离子注入形成熔丝结构的不同掺杂区，在编程前后，熔丝结构的电阻值相差较大，利于编程前后状态的检测，同时与现有标准CMOS工艺完全兼容，没有增加额外的掩模版和掺杂工艺、没有增加工艺成本。
文档编号H01L21/70GK101312153SQ20071004109
公开日2008年11月26日 申请日期2007年5月23日 优先权日2007年5月23日
发明者敏 姜, 智 李, 欧阳雄, 罗文哲, 强 黄 申请人:中芯国际集成电路制造(上海)有限公司