专利名称：使用共用的测试器通道检验各探针接触的制作方法
技术领域：
本发明涉及半导体器件，并且更具体地涉及检验未封装的集成电路器件上的各焊盘(或已封装的集成电路器件上的各管脚或焊球)与探针卡或测试装置之间的电接触。
背景技术：
当大量制造半导体集成电路(IC)器件时，希望并行地对尽可能多的所谓的IC“管芯”或“芯片”进行测试，以减少测试所需要的总时间，并且因此降低成本。测试装置(直接或经由探针卡)连接到每个芯片上并将测试命令提供给芯片以进行各种测试。
在测试装置上只有有限数量的通道。基本上所有电子设备都需要“通道”以从测试装置获得给所测试的集成电路器件的信号。一般来说，有三种类型的测试装置通道可以共用电源、输入/输出(I/O)以及驱动器通道。每种类型的测试装置通道需要不同地被处理。测试装置与集成电路器件直接地或经由探针卡间接地对接。测试装置中电子设备的实例的数目是对可用通道的数量的物理限制。通常探针卡上的一个管脚或端子将被分配给每个通道。一种类型的共用驱动器配置涉及将每个通道分配给(例如探针卡上的)几个管脚，以便每个管脚为相同的测试功能服务。于是，管脚的最多数目取决于每个通道中驱动器的强度。
在可以进行测试之前，首先必须确定在测试或探针卡装置与正被并行测试的管芯或芯片中的每一个上的相应焊盘之间进行了电接触。在多个芯片上共用测试装置驱动器通道的一个问题涉及检验测试装置与每个芯片上的焊盘之间的良好接触(开路和短路测试)。如图1中所示，测试装置10经由具有某一电阻R的探针卡或电缆20电连接到芯片的接触(管脚、焊盘或焊球)30。在接触30与地之间有一个二极管D。标准的连通性测试包括在尝试与焊盘进行接触之后向接触30施加负电流并测量所得到的电压。如果接触良好，那么在接触30处所观察到的电压应是一个二极管阈值电压降，例如大约-0.4V。当在测试装置10与接触30之间的通道上存在短路时，所观察到的电压将为地或几mV高。如果测试装置10和接触30之间的通道上没有接触(例如，开路)，那么所观察到的电压将为测试装置所设定的极限值，例如-3.0V或-5.0伏。
图2示出测试装置10与N个芯片中的每一个上的接触30(1)-30(N)之间的共用驱动器通道。标准接触测量或连通性测试与以上结合图1所描述的内容相同。如果仅一个焊盘与测试装置实现良好的电接触，那么即使实际上其他焊盘中的一些或全部没有实现良好的电接触，对于测试装置10来说，所有的焊盘也似乎实现良好的电接触。
在多个芯片的并行产品测试期间，测试操作者执行如上所述的连通性测试以确保测试设置是正确的。由于测试装置驱动器通道以图2中所示的方式被共用，因此不可能对所有芯片上的所有焊盘单独测试开路情况和短路情况，并且所得到的错误的肯定的(positivie)接触测试可能导致不正确的功能测试，从而导致不必要的收率损失或由于晶片将需要再次被测试而延迟制造。
发明内容
简而言之，本发明提供一种用于在测试装置驱动器通道与多个集成电路管芯的接触(未封装的电路管芯的焊盘或已封装的集成电路的管脚或焊球)之间并行地进行连通性测试的方法。多个测试驱动器通道中的每一个(直接或经由探针卡装置)被连接到多个电路管芯中的每一个上的多个接触中的相应接触上，以便在所述多个电路管芯中的每一个上的相应接触之间共用每个测试装置驱动器通道。在测试装置驱动器通道上施加电压，并且评估与电路管芯上的所述多个接触连接的每个电路管芯的指定接触上的电压，以确定在测试装置(或探针卡)驱动器通道与所述多个电路管芯中的每一个上的相应接触之间是否实现了接触。
此外，提供一种半导体集成电路器件，具有便于利用测试装置与其他类似集成电路并行地进行连通性测试的电路。该集成电路器件包括多个与集成电路器件的各种功能相关的接触；至少一个指定接触，通过该指定接触，数据可以被输入到集成电路器件中，或者从集成电路器件被输出；以及逻辑电路，该逻辑电路将多个接触中的每一个连接到所述至少一个指定接触上，以便当电压被施加到所述多个接触中的一个接触上时通过所述至少一个指定接触从器件输出与所述多个接触中的所述一个接触上的电压对应的电压。
图1为用于对集成电路器件的单个焊盘进行连通性测试的现有技术测试配置的方框图；图2为用于对多个焊盘并行地进行连通性测试的现有技术测试配置的方框图；图3为根据本发明的一个实施例的半导体集成电路器件的方框图；图4A和4B示出描绘根据本发明的一个实施例用于测试多个集成电路器件上的多个焊盘中的每一个的连通性测试模式的流程图；图5为根据本发明的另一实施例的半导体集成电路器件的方框图；图6为根据本发明的又一实施例的半导体集成电路器件的方框图；图7为根据本发明的一个实施例在图3和5的电路配置中所使用的上拉泄放电路的示意图；图8为根据本发明的一个实施例在图3和5的电路配置中所使用的下拉泄放电路的示意图。
具体实施例方式
转向图3，示出了根据本发明的一个实施例的集成电路器件，该集成电路器件包括便于利用测试装置或探针卡装置与其他类似的集成电路并行地进行连通性测试的电路。测试装置10直接或经由(未示出的)探针卡连接到并联的多个半导体集成电路器件100(1)-100(N)上。器件100(1)-100(N)可以是未封装的集成电路管芯的晶片的一部分，由此与电路管芯的连接是借助各接触焊盘实现的。替代地，器件100(1)-100(N)可以是封装的集成电路器件，其中与电路器件的连接是借助各接触管脚或焊球实现的。一般来说，在下文中使用术语“接触”来指未封装的集成电路上的接触焊盘或其它接触表面以及已封装的集成电路上的管脚或焊球。
在测试装置与集成电路器件100(1)-100(N)中的每一个上的相应的各接触之间有多个共用的驱动器通道50(1)-50(M)。集成电路器件可以是任何类型的器件，例如存储器、处理器或其它专用集成电路。图3中显示的是芯片之一100(1)上的使能(enabling)电路，但是应该理解，其它芯片100(2)-100(N)中的每一个包括类似的电路。每个芯片包括多个与该芯片的某些功能相关的接触(焊盘、管脚或焊球)110(1)-110(M)。在相应的接触110(1)-110(M)与以单个多输入端或门150的形式显示在图3中的或门逻辑之间有控制逻辑块120和120A。控制逻辑块120和120A响应于至少一个接触、例如内建自测试(BIST)接触110(1)上的某个电压条件，以使芯片进入用于接触110(1)-110(M)的连通性测试模式。在BIST接触110(1)与控制逻辑120之间连接有上拉泄放电路130。在其它的接触110(2)-110(M)中的每一个接触与或门150之间有下拉泄放电路140。在测试装置与芯片100(1)-100(N)之间也有多个不共用的指定通道、例如输入/输出(I/O)通道60(1)-60(N)。也就是，在每个芯片100(1)-100(N)上有至少一个指定接触、例如I/O焊盘(管脚或焊球)，该指定接触通过I/O通道60(1)-60(N)中的相应一个通道连接到测试装置10上的专用I/O端子(或探针卡上的相应管脚)。虽然非共用的通道60(1)-60(N)被显示为I/O通道，但是应该理解，它们可以是集成电路上的不共用的任何单个指定的管脚、焊盘或焊球，并不限于I/O管脚、焊盘或焊球。
控制逻辑块120和120A被设置用于使连通性测试模式对于芯片的最终用户是透明的。因此，只有当特定的电压条件被施加于芯片上的特定的一个焊盘(该焊盘这里在所描述的例子中为BIST接触110(1))时，才进入连通性测试模式。因此，当被使能时，控制逻辑块120将BIST接触110(1)连接到或门150。类似地，当被使能时，控制逻辑块120A将它们的相关接触110(2)-110(M)连接到或门150。
上拉泄放电路130用于迫使与BIST接触110(1)相关的电压在缺省状态中为“高”，以便只有当BIST接触110(1)上的电压被迫使为“低”时，才激活这里所描述的连通性测试模式。相反地，与其它接触110(2)-110(M)中的每一个相关的下拉泄放电路140迫使这些接触上的电压在缺省状态下为“低”。
转向图4A和4B，同时继续参考图3，将描述用于共用驱动器连通性测试模式的过程200。在205中，测试装置或探针卡与要并行测试的多个芯片或管芯对接，以便在多个芯片或管芯上有共用驱动器通道，但是在每个芯片或管芯上的至少一个接触与测试装置或探针卡之间存在非共用的I/O通道。接着，在210中，对非共用的I/O通道中的每一个执行连通性测试，以确定这些非共用的I/O通道正常工作。用于共用驱动器通道的连通性测试的后续步骤依赖于到每个芯片或管芯上的至少一个I/O接触的非共用的I/O通道正常工作。
假定非共用的I/O通道通过连通性测试，则在215中对每个芯片或管芯通电。接着，在220中，通过将“低”电压施加到驱动器通道50(1)上以便将每个芯片上的BIST接触110(1)拉低来激活芯片的连通性测试模式。每个芯片上的控制逻辑120解释该状态，以使芯片自动进入连通性测试模式，并且将每个接触110(1)-110(M)连接到或门150上。测量非共用的I/O通道60(1)-60(N)上的电压，以确定BIST焊盘110(1)上的电压为“低”，指示到BIST接触110(1)的接触是好的。如果非共用的I/O通道上的电压中的任一电压不为“低”，则到BIST接触110(1)的接触未实现，并且终止过程200。
如果在225中，所有非共用的I/O通道上的电压都是“低”，则过程继续到235，在235中由测试装置在所有共用的驱动器通道50(1)-50(M)上施加“低”电压，并且开始在240-255中所描述的接触测量循环。
在240中，“高”电压被施加到与每个芯片100(1)-100(N)上的接触110(2)相关的共用驱动器通道、例如驱动器通道50(2)上。在245中，测量非共用的I/O通道60(1)-60(M)上的电压，以检验对于每个芯片来说接触110(2)上的电压为“高”。接着，在250中，“低”电压被施加到相同的共用驱动器通道上，并且在255中检验非共用的I/O通道60(1)-60(M)上的电压也为“低”。
如在260和265中所描绘的，通过移动到下一个非共用的I/O通道50(3)、50(4)以测试与接触110(3)、110(4)等等的连通性来针对每个接触重复240-255的接触测试循环。如果所有的接触测试循环都通过，则芯片被说成通过接触测试，否则如果任一接触测试循环失败，则该芯片被说成未通过接触测试。可以再次重复该过程，以检验是否出现相同的结果。
这种共用驱动器通道连通性测试结构的优点在于能够确定每个芯片上的哪一个特定的接触没有与测试或探针卡接触，然而仍能够在多个电路管芯上并行地进行连通性测试。
图5示出根据本发明的另一个实施例的芯片100′(1)内的电路。在该实施例中，代替如图3中所示的具有多个输入端的单个或门150，存在多个以级联形式连接的二输入端或门150(1)-150(M)。具体地，地连接到或门150(1)-150(M)中的每一个或门的一个输入端上。或门150(1)的另一个输入端连接到控制逻辑块120的输出端上。或门150(1)的输出端连接到或门150(2)的第一输入端上。或门150(2)的另一个输入端连接到与接触110(2)相关的下拉泄放电路140上。或门150(2)的输出端连接到或门150(3)的第一输入端上，该第一输入端同样是与接触110(3)相关的下拉泄放电路140的输出端。本实施例的优点在于只需要一个写通道(即，管芯上的物理空间)来串联连接或门，而不是具有单个或门，该或门具有需要从管芯上要测试的所有接触路由的多个输入端。
图6示出根据本发明的又一个实施例的芯片100″(1)内的电路。在该实施例中，根本不存在或门。取而代之，芯片或管芯的每个接触被连接在一起，并且通过使没有被测试的接触浮置(floating)来直接评估电压。在这种情况下，所测量到的电压将直接对应于被施加到没有浮置的单个接触上的电压。应当修改图4A和4B中所示的过程，以反映该差别。
参考图7，示出了上拉泄放电路130的例子。上拉泄放电路130包括多个P-FET晶体管Q1、Q2、…、Q(S)。每个晶体管的栅极接地Vss。晶体管Q1的源极连接到正电源电压Vdd上，晶体管Q1的漏极连接到晶体管Q2的源极上，等等。晶体管Q(S)的漏极连接到要上拉到Vdd的节点上，在本发明的情况下该节点是BIST接触110(1)。
图8示出下拉泄放电路140的例子。下拉泄放电路140包括多个N-FET晶体管R1、R2、…、R(S)。每个晶体管的栅极连接到正电源电压Vdd上。晶体管R1的漏极连接到要下拉到地的节点上，在本发明的情况下该节点是焊盘110(2)-110(M)中的每一个。晶体管R1的漏极连接到晶体管R2的源极上，等等。晶体管R(S)的源极连接到地Vss。
可以以其它特定的形式来实施在此所描述的系统和方法，而不脱离本发明精神或本质特性。因此应当认为上述实施例无论从哪方面来看都是说明性的，而不是限制性的。
权利要求
1.一种用于在测试装置或探针卡与多个电路管芯的各个接触之间并行地进行连通性测试的方法，包括a.将多个测试装置驱动器通道中的每一个连接到所述多个电路管芯中的每一个上的多个接触中的相应接触上，以便在所述多个电路管芯中的每一个上的相应接触之间共用每个测试装置驱动器通道；b.将多个电路管芯中的每一个上的指定接触连接到多个接触上；c.将所述测试装置的多个输入/输出通道中的每一个连接到所述多个电路管芯中的相应电路管芯的指定接触上，以便测试装置的每个输入/输出通道连接到所述多个电路管芯中的不同电路管芯的指定接触上；以及d.在将电压施加在测试装置驱动器通道上时评估多个电路管芯中的每个电路管芯的指定接触上的电压，以确定在测试装置驱动器通道与所述多个电路管芯中的每一个上的相应接触之间是否实现了接触。
2.根据权利要求1的方法，其中(d)评估还包括(i)在测试装置驱动器通道处施加“高”电压并确定在测试装置的每个输入/输出通道上是否存在“高”电压，以及(ii)在测试装置驱动器通道处施加“低”电压并确定在测试装置的每个输入/输出通道上是否存在“低”电压。
3.根据权利要求2的方法，其中顺序地对多个测试装置驱动器通道中的每一个进行(d)评估，以便并行地检验所述多个电路管芯的多个接触中的每一个的连通性。
4.根据权利要求1的方法，其中(d)评估还包括如果相应电路管芯的指定接触处的电压跟随在测试装置驱动器通道处所施加的电压，则确定电路管芯上的接触通过连通性测试。
5.一种用于在测试装置与多个电路管芯的接触之间并行地进行连通性测试的方法，包括a.将多个测试装置驱动器通道中的每一个连接到所述多个电路管芯中的每一个上的多个接触中的相应接触上，以便在所述多个电路管芯中的每一个上的相应接触之间共用每个测试装置驱动器通道；以及b.在将电压施加在测试装置驱动器通道上时，评估与所述多个电路管芯中的每一个的所述多个接触连接的指定接触上的电压，以确定在测试装置驱动器通道与所述多个电路管芯中的每一个上的相应接触之间是否并行地实现了接触。
6.根据权利要求5的方法，还包括将多个测试装置输入/输出通道中的每一个连接到所述多个电路管芯中的相应电路管芯的指定接触上，以便测试装置的每个输入/输出通道连接到所述多个电路管芯中的不同电路管芯的指定接触上。
7.根据权利要求6的方法，其中(b)评估还包括(i)在测试装置驱动器通道处施加“高”电压并确定在测试装置的每个输入/输出通道上是否存在“高”电压，以及(ii)在测试装置驱动器通道处施加“低”电压并确定在测试装置的每个输入/输出通道上是否存在“低”电压。
8.根据权利要求6的方法，还包括在所述(b)评估之前对所述多个电路管芯中的每一个的所述指定接触进行连通性测试。
9.根据权利要求5的方法，还包括在所述多个测试装置驱动器通道中的一个处将电压施加到所述多个电路管芯中的每一个上的所述多个接触中的特定接触上，以允许所述电路管芯中的每一个上的控制电路启动所述多个集成电路管芯上的连通性测试模式。
10.一种半导体集成电路器件，包括a.与集成电路器件的各种功能相关的多个接触；b.至少一个指定接触，通过该指定接触，数据可以被输入到集成电路器件中，或者从集成电路器件被输出；以及c.逻辑电路，该逻辑电路将多个接触中的每一个连接到所述至少一个指定接触上，以便当电压被施加到所述多个接触中的一个接触上时，通过所述至少一个指定接触从器件输出与所述多个接触中的所述一个接触上的电压对应的电压。
11.根据权利要求10的器件，其中逻辑电路包括具有多个输入端和一个输出端的或门，多个或门输入端中的每一个连接到所述多个接触中的相应接触上，并且或门输出端连接到所述至少一个指定接触上。
12.根据权利要求10的器件，其中逻辑电路包括多个或门，每个或门具有第一和第二输入端以及一个输出端，多个或门中的每一个的第一输入端接地，所述多个或门中的每一个的第二输入端连接到所述多个接触中的相应接触上，并且其中所述或门中的一个或门的输出端连接到所述指定接触上，并且其它或门中的每一个或门的输出端连接到与相邻接触相关的或门的第二输入端上。
13.根据权利要求10的器件，还包括连接到所述多个接触中的至少一个接触上的控制电路，该控制电路响应于所述多个接触中的所述一个接触上的特定电压条件而进入连通性测试模式，以确定在所述多个接触中的每一个与测试装置的相应端子或探针卡装置的管脚之间是否实现了电接触。
14.根据权利要求13的器件，还包括连接在逻辑电路与除所述多个接触中的所述至少一个接触之外的所有接触中的相应接触之间的下拉泄放电路和连接在所述多个接触中的所述至少一个接触与所述控制电路之间的上拉泄放电路。
15.测试装置和多个根据权利要求10的半导体集成电路器件的组合，其中所述测试装置包括多个测试装置驱动器通道，所述测试装置驱动器通道连接到所述多个集成电路器件中的每一个上的所述多个接触中的相应接触上，以便在所述多个集成电路中的每一个上的相应接触之间共用每个测试装置驱动器通道；多个输入/输出通道，所述输入/输出通道连接到所述多个集成电路中的相应集成电路的至少一个指定接触上，以便每个输入/输出通道连接到所述多个集成电路中的不同集成电路的至少一个指定接触上，其中测试装置顺序地从所述多个驱动器通道中的一个施加电压，以便并行地对所述多个集成电路中的每一个的相应接触进行连通性测试。
16.一种半导体集成电路器件，包括a.与集成电路器件的各种功能相关的多个接触；b.至少一个指定接触，通过该指定接触，数据可以被输入到集成电路器件中，或者从集成电路器件被输出；以及c.用于将多个接触中的每一个连接到所述至少一个指定接触上、以便当电压被施加到所述多个接触中的一个接触上时通过所述至少一个指定接触从器件输出与所述多个接触中的所述一个接触上的电压对应的电压的装置。
17.根据权利要求16的器件，还包括控制装置，该控制装置连接到所述多个接触中的至少一个接触上，并且响应于所述多个接触中的所述一个接触上的特定电压条件而进入连通性测试模式，以确定在所述多个接触中的每一个与测试装置的相应端子或探针卡装置的管脚之间是否实现了电接触。
18.根据权利要求16的器件，其中所述用于连接的装置包括具有多个输入端和一个输出端的或门，多个或门输入端中的每一个连接到所述多个接触中的相应接触上，并且或门输出端连接到所述至少一个指定接触上。
19.根据权利要求16的器件，其中所述用于连接的装置包括各自具有第一和第二输入端以及一个输出端的多个或门，多个或门中的每一个的第一输入端接地，所述多个或门中的每一个的第二输入端连接到所述多个接触中的相应接触上，并且其中所述或门中的一个或门的输出端连接到所述至少一个指定接触上，并且其它或门中的每一个的输出端连接到与相邻接触相关的或门的第二输入端上。
全文摘要
检验多个电路管芯的焊盘与测试装置之间的良好电接触，其中测试装置驱动器通道并行连接到电路管芯上的相应接触上。多个驱动器通道中的每一个连接到多个电路管芯中的每一个上的多个接触中的相应接触上，以便在多个电路管芯中的每一个上的相应接触之间共用每个驱动器通道。每个芯片上的逻辑电路将多个接触中的每一个连接到至少一个指定接触上，以便当电压被施加到多个接触中的一个接触上时通过至少一个指定接触从器件输出与多个接触中的一个接触上的电压对应的电压。在驱动器通道上施加电压，评估与电路管芯上的多个接触连接的每个电路管芯的指定接触上的电压，以确定驱动器通道管脚或端子与多个电路管芯中的每一个上的相应接触之间是否实现了接触。
文档编号H01L21/66GK101034127SQ20071009238
公开日2007年9月12日 申请日期2007年2月16日 优先权日2006年2月16日
发明者P·思韦特, K·奎因 申请人:奇梦达股份公司