专利名称：利用图案掩模的等离子体蚀刻法的制作方法
技术领域：
本发明是有关用于封装组合的蚀刻方法，特别是关于一种利用一图案掩模(Pattern Mask)的等离子体蚀刻方法。
技术背景半导体制作工艺中，其本身必须蚀刻预先沉积的薄膜和/或基材。 一般而 言，有两种蚀刻程序湿蚀刻与干蚀刻。湿蚀刻是将预蚀刻的物品浸入化学 溶液中，藉以溶解欲蚀刻材质；干蚀刻则是利用反应性离子或等离子体，溅 镀或分解其欲蚀刻的材质。湿蚀刻的一个缺点为由蚀刻的等向性(Isotropy) 所引起的底切(Undercutting)。而干蚀刻的目的是创造非等向性蚀刻 (Anisotropic Etch)，其意味干蚀刻是单向性。非等向性蚀刻对于高精确性 的图案移转是不可或缺的。将氟离子置于电场内，导致其加速碰撞至样品或蚀刻区域的表面，致使 氟离子与二氧化硅结合并散布于其表面。因为电场加速离子朝向其表面方向 移动，故藉由上述离子所引起的蚀刻效应相当强于原生的蚀刻(由随机移动的 离子所引起)，因此，其蚀刻为非等向性。于干蚀刻的程序， 一硬式掩模用于 防护某些区域免于蚀刻，仅暴露欲蚀刻的区域。 一般而言，反应性离子蚀刻 或等离子体蚀刻是利用光刻胶作为蚀刻的图案。用于封装组合的蚀刻工艺相当不同于芯片成形(Chips formation)的蚀 刻。可引入一些程序以移除形成于金属衬垫(Pad)上的原生氧化物(Native xide)。典型地，当晶片包括一般形成于晶片上的硅基(Silicon Based)组件， 则很可能地使用湿蚀刻以移除不想要的材质。然而，若一将用于封装的晶片 或基材包括不同种类的装置，例如， 一装置使用铝衬垫，而其它装置为金衬
垫。众所周知，氧化物是极易形成于铝衬垫上。因此，必须使用蚀刻程序移除形成于铝衬垫上的氧化物。然而，Blanket蚀刻(blanket etching)或湿 蚀刻将破坏晶片上没有氧化物结构的区域部分，例如金衬垫。当blanket etching用于封装组合，其传统的方法将导致金衬垫损坏。此外，传统的蚀 刻方法难以增加输出效率的质量。为克服上述的问题，必须有一种用于封装 组合的新式蚀刻方法。发明内容本发明的主要目的是提供一种利用图案掩模(Pattern Mask)的等离子体蚀 刻方法，用于封装一晶片，取代封装一独立的芯片。其图案掩模附着于形成于 具有一第一装置与第二装置的晶片上的薄膜(Film)上，仅暴露欲蚀刻的区域。 其掩模不需曝光(Exposure)或显影(Development)等步骤。因此，本发明的优点 是提供一用于等离子体或反应离子蚀刻法的简化的程序，增进输出量的效率。此外，本发明的另一优点为提供一利用掩模附着模块的干蚀刻法，其价 格比使用光刻胶涂布模块便宜。此外，光刻胶涂布程序包括用于风干晶片的 硬烤(Hard Bake)，因此，传统的光刻胶涂布程序将花费较多的时间。本发明可应用于移除各层结构，其形成于单一芯片(小片，Die)上的结构材 质。再者，欲移除的材质非限于氧化物，任何多余的材质皆能使用本发明移除。 例如，本发明能应用于移除于互补式金氧半导体(CMOS)传感器上的多余涂层。本发明提供了一种利用图案掩模的等离子体蚀刻法，包含提供一掩模， 在该掩模上形成一缓冲薄膜，其中所述掩模至少具有一个开口，该开口透过 该掩模至缓冲薄膜；通过缓冲薄膜，该掩模被黏附于一晶片上，藉以覆盖部 分的晶片，以允许其至少一个开口暴露一蚀刻用的区域，其中此晶片包括一 硅基(Silicon Based)材质的区域与一砷化镓基(GaAs Base)材质的区域，且此晶片包括一芯片，具有至少一个蚀刻用的区域；缓冲薄膜的材质包括弹性 (Elastic)材质，例如，硅氧树脂(Silicone resin)、弹性聚胺甲酸酯
(Polyurethane, PU)、多孔性聚胺甲酸酯、丙烯酸橡胶(Acrylic Rubber)、 胶带(Blue Tape)、紫外线巻带(UV Tape)、聚酰亚胺(Polyimide, PI)、聚酯 (Polyester, PET)或聚丙烯(Polypropylene, B0PP);掩模的材质包括非传导 性(Nonconductive)的材质；以及通过所述至少一个开口 ，实施一干蚀刻程序， 其中干蚀刻程序包括等离子体蚀刻。本发明提供了一种利用图案掩模的干蚀刻系统，其中干蚀刻系统包含等 离子体蚀刻系统与反应性离子蚀刻(reactive ion etching, RIE)系统，干蚀 刻系统包含 一控制单元，用以控制该干蚀刻系统； 一电源，耦合至控制单 元，以提供产生等离子体的偏压； 一输入与设定单元，耦合至控制单元，用 以输入与设定程序状态； 一真空单元，耦合至控制单元，用以将一腔室(如已 处理晶片的腔室)形成真空状态；以及一掩模附着模块，耦合至控制单元，用 以将一掩模附着与对位于已处理的晶片上。其掩模包括非导电材质，且其掩 模包括形成于掩模上的开口。此外，本发明还提供了一种利用图案掩模的干蚀刻系统，包括 一等离 子体蚀刻系统，其中所述的等离子体蚀刻系统包含反应性离子蚀刻系统；以 及一掩模附着模块，耦合至等离子体蚀刻系统，用以将一掩模附着与对位于 位于一腔室内的已处理的晶片上。所述掩模的材质包括非导电材质，此外， 还包括形成于掩模上的开口。
图1A至图ID为根据本发明的优选实施例的干蚀刻程序的示意图。 图IE为根据本发明的另一优选实施例的干蚀刻程序的示意图。 图2为根据本发明的优选实施例的反应性离子蚀刻机控制系统的方块示 意图。图中主要组件符号说明-1区域 2区域 3a接合垫 3b接合垫 4a接合垫4b接合垫5缓冲薄膜6掩模7等离子体8芯片20控制单元21控制阀22高频偏压电源24产生等离子体用的高频电源23输入与设定单元25真空设备26真空转换阀27掩模附着模块具体实施方式
本发明将配合其优选实施例与附图详述于下，应理解为本发明中所有的 优选实施例仅为例示之用，并非用以限制，因此除文中的优选实施例外，本 发明也可广泛地应用在其它实施例中。且本发明并不受限于任何实施例，应 以保护范围及其同等领域而定。不同组件的构成间并不特别描述其尺寸，放 大某些相关组件的维度并省略无意义部分，以明白叙述并强调本发明的内容。本发明揭露了一种等离子体蚀刻的方法。该方法的连续步骤分别描绘于 图1A至图1D。首先， 一晶片上包括至少两个不同的区域1与2，请参照图 1A，区域l与区域2的材质分别为砷化镓(GaAs)与硅。区域1与区域2用于 形成两种不同种类的组件。例如，硅区域2通常为一般传统的半导体基材， 砷化镓基材区域1可用于制造射频(RF)组件。接合垫(Bonding Pad)的材质是根据装置的种类选择。例如，硅基(Slicon Based)组件具有铝衬垫，而射频组件的衬垫材质为金。为方便叙述，接合垫 3a、 3b与4a、 4b分别形成于砷化镓区域1与硅区域2的顶部表面上，以便 作引线接合(Wire Bonding)。 一般而言，当接合垫3a、 3b的材质为金时，接 合垫4a与4b的材质为金属，例如铝。金属氧化物很可能生成于铝衬垫4a 与4b的表面上。于封装时，其原生氧化物(Native Oxide)必须藉由蚀刻程序 移除。如同前述，藉由传统方法处理的blanket etching与湿蚀刻将会引起 等向性蚀刻。随后一具有图案(Pattern)的缓冲薄膜5附着于掩模6底部，如图IB所 示。将缓冲薄膜5的图案与掩模6的图案对位。缓冲薄膜5最好由下列绝缘 材质所组成硅氧树脂(Silicone resin)、弹性聚胺甲酸酯(Polyurethane, PU)、多孔性聚胺甲酸酯、丙烯酸橡胶(Acrylic Rubber)、胶带(Blue Tape)、 紫外线巻带(UV Tape)、聚酰亚胺(Polyimide, PI)、聚酯(Polyester, PET) 以及聚丙烯(Polypropylene, B0PP)。缓冲薄膜5具有黏着性，以将掩模6 附着至晶片，且缓冲薄膜5是藉由印刷、涂布、贴片或封胶方式形成。掩模 6通过缓冲薄膜5附着于晶片的表面上，如图1C所示，其中掩模6与缓冲薄 膜5具有开口，个别暴露硅基区域与覆盖砷化镓基的区域。于本发明的优选 实施例，掩模6暴露铝衬垫4a与4b。缓冲薄膜5形成于掩模6与晶片间， 因此掩模6不须直接附着于晶片，用以防护晶片的表面。缓冲薄膜5可用于 保护不需蚀刻的砷化镓基区域的表面。请注意掩模6是不同于光掩模 (Photomask)与微影(Lithogr印hy)。其离子可藉由开口通过掩模6，而传统 的光掩模，其是包括与开口对位的透明材质，以允许光线通过。于本发明的 实施例中，掩模6的开口对位并暴露铝衬垫4a与4b。掩模附着模块27 (请参 照图2)用于附着掩模6于晶片上。执行干蚀刻程序，例如，施加等离子体7于区域1与2，如图1D所示， 用以移除铝衬垫4a与4b上的金属氧化物。于优选实施例中，干蚀刻可由反 应性离子蚀刻(Reactive Ion Etching, RIE)机、电子回旋共振等离子体 (Electron Cyclotron Resonance Plasma)、感应耦合等离子体(Inductively Coupled Plasma)蚀刻机、螺旋波等离子体(Helicon Wave Plasma)蚀刻机或 丛集等离子体(Cluster Plasma)程序等等所提供。上述的蚀刻装置皆包括掩 模附着模块27。于本发明的实施例中，掩模6与缓冲薄膜5也能形成于单一芯片(小片) 8的表面上，如图1E所示。因此掩模6暴露芯片8藉由等离子体7蚀刻的部 分区域，并覆盖芯片8需要保护的部分区域。因此，本发明提供了一种移除封装时的多余物质的方法。带有开口的掩 模6附着于基材上，暴露基材上藉由等离子体蚀刻的部分区域，并且保护掩模6所覆盖的部分区域。再者，本发明所移除的材质并不限于氧化物，任何多余的材质皆能藉由本发明所移除。例如，本发明能应用于移除于互补式金氧半导体(CMOS)传感器上的多余涂层，例如除了透镜区域外的多余涂层区域。 图2为根据本发明的优选实施例的干蚀刻机控制系统的方块图。其干蚀 刻系统包含控制单元20、控制阀2K高频偏压电源22、输入与设定单元23、 产生等离子体用的高频电源24、真空设备25、真空转换阀26以及掩模附着 模块27。控制单元20通常包含一计算机系统。控制阀21由控制单元20所 控制，于真空等离子体腔室气压内，选择性地于蚀刻气体与沉积气体间作交 换，藉以选择性地引导硅基材的蚀刻程序。当交换处理气体时，控制单元20 控制真空转换阀26与控制阀21，以便藉由真空设备25抽真空其真空等离子 体腔室，使内部压力等于或低于10—2帕(Pa)。 一般而言，真空设备25包括 风干(Dry)或涡轮(Turbo)泵。因此，能充分抽离刚使用的处理气体(蚀刻气 体)。再者，控制单元20基于自输入与设定单元23输入的现场状态，设定产 生等离子体用的高频电源24与高频偏压电源22，藉以控制蚀刻程序、沉积 程序以及抽真空程序的时间，并控制蚀刻气体与沉积气体的流动率。本发明 的干蚀刻系统还包含掩模附着模块27，耦合至控制单元20，于蚀刻程序进行 前，用以附着并对位于缓冲薄膜5的表面上的掩模。由上述可知，本发明提供一干蚀刻系统，包含掩模附着模块27，耦合至 控制单元20，用以附着并对位于缓冲薄膜5的表面上的掩模，并暴露蚀刻用 的部分区域。图案掩模的程序比传统方式简易，能有效提升产量。对熟悉本领域的技术人员，本发明虽以优选实例阐明如上，然其并非用 以限定本发明的精神。在不脱离本发明的精神与范围内所作的修改与类似的 配置，均应包含在本发明的保护范围内，此范围应覆盖所有类似修改与类似 结构，且应做最宽广的诠释。
权利要求
1.一种利用图案掩模的等离子体蚀刻法，其特征在于，包含提供一掩模，在该掩模上形成一缓冲薄膜，其中该掩模至少具有一个开口，该开口透过该掩模至缓冲薄膜；通过缓冲薄膜，所述掩模被黏附于一晶片上，覆盖部分的该晶片，以允许至少一个开口暴露一蚀刻用的区域；以及通过该至少一个开口，实施一干蚀刻程序。
2. 如权利要求1的利用图案掩模的等离子体蚀刻法，其特征在于，其中所述的晶片包括一硅基材质的区域与一砷化镓基材质的区域。
3. 如权利要求1的利用图案掩模的等离子体蚀刻法，其特征在于，其中 所述的缓冲薄膜的材质包括硅氧树脂、弹性聚胺甲酸酯、多孔性聚胺甲酸酯、 丙烯酸橡胶、胶带、紫外线巻带、聚酰亚胺、聚丙烯或聚酯，或上述材质的 组合。
4. 如权利要求1的利用图案掩模的等离子体蚀刻法，其特征在于，其中 所述的掩模的材质包括非传导性的材质。
5. —种利用图案掩模的干蚀刻系统，其特征在于，包括一控制单元，用以控制该干蚀刻系统； 一电源，耦合至该控制单元，以提供产生等离子体的偏压； 一输入与设定单元，耦合至该控制单元，用以输入与设定程序状态； 一真空单元，耦合至该控制单元，用以将晶片腔室形成真空状态；以及 一掩模附着模块，耦合至该控制单元，用以将一掩模附着与对位于位于 所述腔室的晶片。
6. 如权利要求5的利用图案掩模的干蚀刻系统，其特征在于，其中所述 的干蚀刻系统包含等离子体蚀刻系统或反应性离子蚀刻系统。
7. 如权利要求5的利用图案掩模的干蚀刻系统，其特征在于，其中所述 的掩模包括形成于该掩模上的开口及一形成于该掩模上的缓冲层；其中该掩 模的材质包括非传导性材质。
8. —种利用图案掩模的干蚀刻系统，其特征在于，包括 一等离子体蚀刻系统；以及一掩模附着模块，耦合至该等离子体蚀刻系统，用以将一掩模附着与对 位于一晶片上。
9. 如权利要求8的利用图案掩模的干蚀刻系统，其特征在于，其中所述 的等离子体蚀刻系统包含反应性离子蚀刻系统。
10. 如权利要求8的利用图案掩模的干蚀刻系统，其特征在于，其中所 述的掩模包括形成于该掩模上的开口及一形成于该掩模上的缓冲层。
全文摘要
本发明提供了一种利用图案掩模(Pattern Mask)的等离子体(Plasma)蚀刻法。晶片上的两区域具有两种不同的组件，包含硅与砷化镓。硅区域是用于制作一般半导体组件；而砷化镓的区域是用于制作射频(RF)组件。硅区域上的接合垫的材质通常为金属，但金属氧化物通常形成于接合垫上。金属氧化物不利于之后的制作过程，因此，该金属氧化物应通过等离子体蚀刻程序而移除。一薄膜附着于暴露欲蚀刻区域的基材表面。随后，一掩模附着并对位至该薄膜，暴露欲蚀刻的区域。最后，施加等离子体蚀刻于基材上，以移除金属氧化物。
文档编号H01L21/00GK101165852SQ20071010446
公开日2008年4月23日 申请日期2007年4月23日 优先权日2006年5月12日
发明者孙文彬, 张瑞贤, 杨文焜 申请人:育霈科技股份有限公司