专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造，更具体来说，涉及其中施加有应力的半导体器件。
背景技术：
在常规的体半导体晶片中制造集成电路时，将p型导电性的阱或n型导电性的阱注入于相反导电性的衬底中。然而，在互补型金属氧化物半导体(CMOS)技术中，采用p型阱和n型阱二者。通过将相反的n型或p型导电性的扩散区域作为阱注入来形成源极/漏极区域，从而形成金属氧化物半导体场效应晶体管(MOSFET)。当足够大小的应力施加于晶体管的导电沟道从而在其中产生应变时，晶体管的载流子迁移率会提高。通过向n型场效应晶体管(NFET)的导电沟道施加纵向拉应力可以实现该NFET的性能的提高。通过向p型场效应晶体管(PFET)的导电沟道施加纵向压应力可以实现该PFET的性能的提高。
可以淀积应力施加薄膜(这里也称为“应力”薄膜)以覆盖半导体器件区域从而对其施加应力，以增强晶体管(例如NFET或PFET器件)的导电性。氮化硅是可以以下列方式进行淀积的材料中的一种材料所得到的材料层对与该层相接触的第二材料层施加拉应力或压应力。为了改进NFET和PFET二者的导电性，可以形成拉应力施加氮化物以覆盖NFET器件区域，并且可以形成压应力施加氮化物以覆盖PFET器件区域。
从制造的角度来看，可以通过应用两个薄膜来实现该目标，每个薄膜具有不同的内部应力。在此情况中，可以利用上覆氧化层103来对一个应力薄膜102进行构图，在此之后，淀积第二薄膜104并随后对其进行构图以在边界220处产生重叠薄膜100，如图1的横截面视图所示。然而，该重叠薄膜100会产生某些问题。
一个问题在于穿过电介质层212的接触过孔210的制造，该过孔210用于在两个不同应力薄膜102、104之间的边界220处导电性地接触覆于浅槽隔离(STI)区域110上方的硅化多晶硅导体225。在对其它接触孔进行蚀刻的同时难以对该边界220处的接触孔进行蚀刻，该其它接触孔例如用于到硅化区域203的接触过孔230的接触孔，其中该硅化区域203覆于有源器件区域202的上方(图2)。之所以出现困难是因为，与覆于有源器件区域202之上的硅化层203上方的较小厚度的应力薄膜102相比，覆于硅化多晶硅导体225上方的相对较大厚度的叠加薄膜102、103和104之间的差异。
由于薄膜总体厚度的该差异，所以不大可能将用于接触过孔210的接触孔蚀刻至足够深度以适当地接触硅化多晶硅导体225。可能引起接触开口失败，如图1的220处所见。接触开口失败是在接触过孔210和多晶硅导体之间的界面处发生比正常接触电阻高得多的电阻的情况。当接触孔不能被足够蚀刻以接触到硅化层222时会发生接触开口失败。另一方面，关于接触过孔210延伸蚀刻深度以防止接触开口失败，还会使得硅化区域203和/或有源器件区域202被过度地过蚀刻。期望的是用于形成接触过孔230的接触孔被蚀刻到正好落在硅化区域203的主表面205之下的深度。当接触孔被过度地过蚀刻时，即到达的深度处于硅化层203之下时，半导体器件区域202会表现出过度的结泄漏。
因此，需要一种结构和相关的方法来制造可以提供多于一个的应力薄膜的半导体器件，同时允许以较小的难度对到硅化多晶硅导体的接触孔和到有源器件区域的接触孔进行蚀刻。
发明内容
根据本发明的一个方面，提供一种半导体器件结构，其包括第一场效应晶体管(“FET”)，该第一场效应晶体管具有第一沟道区域、第一源极区域、第一漏极区域以及覆于第一沟道区域上方的第一栅极导体。其中包含的第二FET具有第二沟道区域、第二源极区域、第二漏极区域以及覆于第二沟道区域上方的第二栅极导体。第一栅极导体和第二栅极导体是在第一沟道区域和第二沟道区域上方延伸的单一细长导电部件的一部分。第一应力薄膜覆于第一FET上方，第一应力薄膜向第一沟道区域施加具有第一数值的应力。第二应力薄膜覆于第二FET上方，该第二应力薄膜向第二沟道区域施加具有第二数值的应力。第二数值基本上不同于第一数值。此外，第一应力薄膜和第二应力薄膜在公共边界处相互邻接并在该公共边界处呈现出基本共面的主表面。
图1是示出了半导体器件结构的截面图，在该结构上应用有每个均具有不同内部应力的两个薄膜，并且这两个薄膜被构图以形成重叠边界，在该边界处将形成第一导电接触过孔；图2是示出了图1所示的半导体器件结构中将形成第二导电接触过孔的不同位置的截面图；图3是示出了根据本发明一个实施方式的包括具有邻接应力薄膜的第一晶体管和第二晶体管的结构的顶视平面图；图4是示出了图3所示结构的通过A-A’线的局部截面图；图5A是通过图3中的X-X’线的局部截面图，示出了制造图3所示结构的特定阶段；图5B是通过图3中的Y-Y’线的相应局部截面图，进一步示出了制造图3所示结构的特定阶段；图5C是通过图3中的A-A’线的相应局部截面图，进一步示出了制造图3所示结构的特定阶段；图6A、图6B和图6C分别是示出了在图5A、图5B和图5C所示的制造阶段之后的制造图3所示结构的阶段的相应视图；图7A、图7B和图7C分别是示出了在图6A、图6B和图6C所示的制造阶段之后的制造图3所示结构的阶段的相应视图；图8A、图8B和图8C分别是示出了在图7A、图7B和图7C所示的制造阶段之后的制造图3所示结构的阶段的相应视图；以及图9A、图9B和图9C分别是示出了在图8A、图8B和图8C所示的制造阶段之后的制造图3所示结构的阶段的相应视图。
具体实施例方式
图3是示出了本发明实施方式的顶视图。如图3所示，在半导体衬底中提供半导体器件区域302、304。在图3的实施方式中，半导体器件区域302、304优选地被隔离结构相互隔离开，该隔离结构例如是浅槽隔离(STI)350，其从衬底的主表面向下延伸并包绕每个单独区域302、304。p型场效应晶体管(PFET)具有源极区域303、漏极区域305以及处于区域302中的在源极区域和漏极区域之间延伸的源极-漏极导电路径，该导电路径延伸通过PFET的沟道区域310。n型场效应晶体管(NFET)具有源极区域307、漏极区域309以及处于区域304中的在源极区域和漏极区域之间延伸的源极-漏极导电路径，该导电路径延伸通过NFET的沟道区域311。
半导体器件区域302、304优选地是衬底的单晶半导体区域，该衬底是体衬底或绝缘体上半导体(SOI))衬底。在SOI衬底中，在绝缘层上方提供相对较薄的单晶半导体区域作为器件区域。与FET的源极-漏极导电沟道被提供在体半导体区域中的情况相比，当FET的源极-漏极导电沟道被提供在SOI层中时，通常可以实现更快的切换操作，因为晶体管的有源器件区域和体半导体区域之间的结电容被降低或消除。
导电部件330包括分别用作PFET和NFET的栅极导体322和324的部分。因此，导电部件在PFET的沟道区域310上方以及NFET的沟道区域上方延伸。该导电部件还在两个半导体区域之间提供的STI区域350上方延伸。因此，导电部件在这两个半导体区域302、304上方延伸，以从PFET器件区域302的外端306贯穿至NFET器件区域304的外端308。导电部件330还将NFET和PFET的栅极导体322、324保持在公共电位处。导电部件可以包括单层或多层。在本发明的一个实施方式中，导电部件包括多晶半导体层。在此情况下，该导电部件被称为“多晶硅导体(polyconductor)(PC)”。在另一实施方式中，导电部件包括此种多晶硅导体和覆于该多晶硅导体上方的硅化物层。优选地，导电部件330是一种“多晶硅导体”，其包括多晶硅以提供功能匹配，该多晶硅导体用作用于PFET和NFET二者的晶体管栅极。此种多层导电部件的进一步细节将在下面进行描述。
电介质间隔层380布置在导电部件的侧壁上，该电介质间隔层380优选地包括硅氧化物至少作为最外层。应力薄膜402、404覆于器件区域302、304和导电部件330上方。应力薄膜的大小不必如图3所示，其中应力薄膜可以占据更小或更大的面积。应力薄膜的边缘403、405的位置不必如图所示，也不必相互对准。然而，在任何情况下，应力薄膜402、404在覆于两个半导体区域302、304之间的STI区域上方的公共边界407处彼此邻接。
仍然如图3所示，提供接触过孔342以与导电部件330进行导电通信。在344处示出了到PFET源极区域的单独接触过孔。为简单起见，在图3中仅示出了一个这样的到PFET源极的接触过孔344。通常，向PFET和NFET的源极区域和漏极区域提供类似于344处所示的接触。这样的接触过孔342、344是通过在相应位置处形成接触孔且然后利用导电材料来填充这些接触孔而形成的。优选地，导电材料包括一种或多种金属或金属的导电化合物，并且可以包括一种或多种就它们的特性而选择的材料，该特性在于增强导电过孔342和导电部件330之间的粘合性和/或在于形成阻止导电过孔342和导电部件330之间导电材料的电子迁移或其它分子运动的阻挡层。
图4是图3所示实施方式的通过A-A’线的截面图。如图4所示，导电部件330优选地具有多层，其中第一层334包括诸如掺杂多晶硅之类的材料，以及低电阻的第二层332包括诸如一种或多种材料或者金属导电化合物之类的低电阻导电材料。优选地，低电阻的第二层332包括导电性金属硅化物。导电性硅化物可以包括硅化钨、硅化镍、硅化钴或硅化钛等的一种或多种。
第一应力薄膜402优选地具有内部压应力，从而其将压应力施加到与其接触的PFET的半导体区域302。优选地，这种应力薄膜402增强PFET的性能。第二应力薄膜404优选地具有内部拉应力，从而其将拉应力施加到与其接触的NFET的半导体区域304。类似地，这种应力薄膜404增强NFET的性能。优选地，该应力薄膜包括诸如氮化硅(Si3N4)之类的材料。通过改变氮化硅淀积的条件(例如蒸汽压力和温度)，可以形成具有特定类型的内部应力(即，压应力或拉应力)和特定大小的此应力的应力薄膜。这些参数，即应力类型和大小，可以统称为应力的“数值”。
现在描述制造图3和图4所示结构的优选方法。参考图5A、5B和5C，在特定的制造阶段中，已形成了PFET 300和NFET 301。淀积具有第一数值内部应力的第一应力薄膜402以覆盖PFET 300和NFET 301。优选地，该应力薄膜包括氮化硅，其优选地为化学计量的氮化硅(Si3N4)。
如图5A所具体示出的，导电部件330用作PFET 300的栅极导体，该导电部件包括多晶硅导体部分334和覆于该多晶硅导体部分上方的低电阻层322。该导电部件330通过栅极电介质321与沟道区域310间隔开，并且侧面与电介质间隔层380相连。同样如图5A所示，每个电介质间隔层380具有双重结构，其包括L形的第一间隔层382和覆于该L形间隔层382上方的第二间隔层384。该第一L型间隔层优选地包括或主要包括诸如硅氧化物之类的氧化物，如二氧化硅。该第二间隔层优选地包括氮化硅，然而，可选择地，第二间隔层可以包括硅氧化物，例如二氧化硅。在图5B中示出了类似的结构，其中导电部件330覆于NFET的沟道区域321上方。
优选地，形成应力薄膜402使得其覆盖源极区域303、漏极区域305以及导电部件330中的每一个，其在沟道区域310之上的高度超过导电部件的高度。为了实现该结果，需要采用这样一种工艺，其中通过淀积和蚀刻的组合工艺来淀积应力薄膜材料。在一个示例性工艺中，可以首先在淀积优于蚀刻的第一组淀积条件下淀积该应力薄膜材料。随后，改变淀积条件使得蚀刻占优。通常，附加的淀积步骤将应力薄膜的高度提升至期望水平。可选择地，在一个淀积步骤后接一个蚀刻步骤的初始循环之后可以进行淀积和蚀刻的一个或多个附加循环以形成应力薄膜402。
在将应力薄膜402形成为处于沟道区域310之上的期望高度(图5A)之后，接下来淀积停止层406以覆在第一应力薄膜402上方。该停止层406优选地形成为共形层(conformal layer)，即一个符合其覆盖的应力薄膜402的形貌的层。可选择地，停止层可以是平坦化类型，其旨在填充间隙并平缓形貌。该停止层优选地通过低温氧化物(LTO)淀积来形成，其可以包括使用TEOS(正硅酸乙酯)前体的淀积，或可选地使用硅烷前体。在特定实施方式中，停止层可以通过掺杂或未掺杂的硅酸盐玻璃的淀积来形成。在另一实施方式中，停止层可以通过旋涂玻璃材料的淀积和随后的烘焙来形成。
图5C示出了第一应力薄膜402和覆于该应力薄膜上方的停止层406，结果，在稍后将形成导电过孔从而接触导电部件330的低电阻层332或多晶硅导体部分334中至少一个的结构的位置处，该第一应力薄膜402和停止层406覆在第一和第二半导体区域302、304之间的STI区域350上方。
如图6A、6B和6C进一步所示，在形成第一应力薄膜402之后，从其中停止层406和第一应力薄膜覆在第二半导体区域304上方的结构中选择性地去除该停止层406和第一应力薄膜。还从其中停止层406和薄膜402覆在STI区域350的部分412上方(图6C)的结构中去除该停止层406和薄膜402，其中该STI区域350将第一半导体区域302与第二半导体区域304分隔开。例如通过淀积光致抗蚀剂并对其进行光刻构图以提供开口而执行该步骤，其中该开口暴露停止层和第一应力薄膜的一部分。此后，例如通过选择性蚀刻而将停止层406和第一应力薄膜402去除。可以使用湿法蚀刻或干法蚀刻(例如反应离子蚀刻)来去除这些层。在该步骤结束时，停止层406和第一应力薄膜402按原样保持为覆于PFET 300上方(图6A)但被从NFET 301去除(图6B)。
之后形成第二应力薄膜。第二应力薄膜优选地具有内部拉应力而不是第一应力薄膜特有的内部压应力。参考图7A、7B和7C，形成第二应力薄膜404以覆于NFET 301、PFET 300以及覆盖PFET 300的第一应力薄膜402和停止层406上方。在初始形成的时候，第二应力薄膜404通常符合包括覆于其下方的导电部件330的形貌。然而，就像第一应力薄膜的情况一样，第二应力薄膜可以具有平坦化特性，从而平缓与位于其下方的形貌相关的应力薄膜的形貌。就像在淀积第一应力薄膜402的情况中一样，可以通过依次淀积和蚀刻步骤来形成第二应力薄膜，例如按照如下顺序，即淀积步骤，之后是蚀刻步骤，然后是另一淀积步骤。如图7C所示，在该处理步骤的结束时，第二应力薄膜404的部分408与STI区域350之上的停止层406和第一应力薄膜402重叠。
接下来，如图8A、8B和8C所示，执行进一步的处理以使该结构平坦化，其方式是在停止层406上停止。优选地，对衬底的暴露表面应用化学机械抛光(CMP)工艺。以此方式，CMP工艺去除了第一应力薄膜402和第二应力薄膜404的形貌。此外，CMP工艺有效地去除了位于停止层406上方的第二应力薄膜的部分，从而结构成为如图8A所示那样。以此方式，CMP工艺将第一和第二应力薄膜402、404平坦化。在该制造阶段结束时，该结构成为如图8A、8B和8C所示那样。
之后，如图9A、9B和9C进一步所示，优选地，例如通过湿法化学蚀刻而从该结构中去除停止层。随后，淀积层间电介质层(ILD)410以覆在该结构上方。然而，当停止层主要包括氧化物特别是硅氧化物并且随后淀积的ILD主要包括硅氧化物时，优选地在淀积ILD之前不去除该停止层。优选地，淀积ILD以接触覆于PFET 300上方的第一应力薄膜402(图9A)，并且使得ILD接触覆于NFET 301上方的第二应力薄膜404(图9B)。如图9C具体所示的，ILD覆于第一应力薄膜402和第二应力薄膜404邻接的边界407处并且没有一个应力薄膜与另一个应力薄膜重叠。ILD优选地包括氧化物。然而，可选择地，可以通过任何适当的工艺来形成ILD，这些工艺可以包括淀积有机材料，例如硅低K(“SILK”)电介质材料。
在形成ILD 410之后，蚀刻接触孔以与第一和第二应力薄膜之间的边界407一致，在此之后利用一种或多种金属或金属的导电化合物来填充接触孔以形成如图3和图4所示的接触342。与此同时，对一个或多个接触孔进行蚀刻以接触NFET和PFET晶体管中每一个的源极区域和漏极区域中的至少一个，并且通过一种或多种金属或金属的导电化合物来填充这些一个或多个接触孔以形成一个或多个接触过孔，例如图3中344所示的接触孔。
在上述方法的变体中，交换NFET和PFET的位置。此外，第一应力薄膜优选地具有拉应力而第二应力薄膜优选地具有压应力。在此情况下，第一应力薄膜保持作为覆于NFET上方的应力薄膜，而稍后形成的第二应力薄膜形成为覆于PFET上方。
从前面描述的结构和方法中，下列优点是显而易见的。因为第一和第二应力薄膜不重叠并且具有均匀的厚度，其中它们覆于多晶硅导体上方并且它们覆于每个FET的源极区域和漏极区域上方，所以改进了刻蚀接触孔的工艺。另一个优点是第一和第二应力薄膜可以制得比以前的可能厚度更厚。更厚的应力薄膜可以施加比以前更大的应力，因为其以更大的厚度覆盖了每个FET的源极和漏极区域。第三个优点是仅使用一个光掩膜来定义第一和第二应力薄膜的位置，并且仅需要一个掩蔽步骤来定义第一和第二应力薄膜之间的公共边界。
尽管已根据本发明特定的优选实施方式对本发明进行了描述，但在不偏离本发明的真正范围和实质的情况下，可以对其做出很多修改和改进，本发明的真正范围和实质仅受所附权利要求的限制。
权利要求
1.一种半导体器件结构，包括第一场效应晶体管(“FET”)，其具有第一沟道区域、第一源极区域、第一漏极区域以及覆于所述第一沟道区域上方的第一栅极导体；第二FET，其具有第二沟道区域、第二源极区域、第二漏极区域以及覆于所述第二沟道区域上方的第二栅极导体，所述第一栅极导体和所述第二栅极导体是在所述第一沟道区域和所述第二沟道区域上方延伸的单一细长导电部件的一部分；第一应力薄膜，其覆于所述第一FET上方，所述第一应力薄膜向所述第一沟道区域施加具有第一数值的应力；以及第二应力薄膜，其覆于所述第二FET上方，所述第二应力薄膜向所述第二沟道区域施加具有第二数值的应力，所述第二数值基本上不同于所述第一数值，其中，所述第一应力薄膜和第二应力薄膜在公共边界处相互邻接并在所述公共边界处存在基本共面的主表面。
2.根据权利要求1所述的半导体器件结构，其中，所述第一应力薄膜和所述第二应力薄膜中没有一个薄膜在所述公共边界处与所述第一应力薄膜和所述第二应力薄膜中的另一个薄膜重叠。
3.根据权利要求2所述的半导体器件结构，进一步包括层间电介质层(ILD)，其覆于所述第一应力薄膜和所述第二应力薄膜上方，导电过孔在所述公共边界处延伸通过所述ILD和所述第一应力薄膜和第二应力薄膜以接触所述导电部件。
4.根据权利要求2所述的半导体器件结构，其中，所述第一数值是压性的，以及所述第二数值是拉性的。
5.根据权利要求4所述的半导体器件结构，其中，所述第一FET包括PFET，以及所述第二FET包括NFET。
6.根据权利要求2所述的半导体器件结构，其中，所述第一FET的所述第一源极区域、第一沟道区域以及第一漏极区域提供在第一半导体区域中，所述第二源极区域、第二沟道区域以及第二漏极区域提供在第二半导体区域中，所述半导体器件结构进一步包括至少一个隔离区域，用于分离并电隔离所述第一半导体区域和所述第二半导体区域。
7.根据权利要求2所述的半导体器件结构，其中，所述第一应力薄膜和第二应力薄膜的主表面至少基本上是平面的。
8.根据权利要求2所述的半导体器件结构，其中，所述第一栅极导体和第二栅极导体分别包括远离所述第一沟道区域和第二沟道区域的顶部表面，并且所述第一应力薄膜和第二应力薄膜覆于所述第一栅极导体和第二栅极导体的所述顶部表面上方。
9.根据权利要求2所述的半导体器件结构，其中，所述第一应力薄膜和所述第二应力薄膜中的每一个均主要包括氮化硅。
10.一种制造半导体器件结构的方法，包括形成第一场效应晶体管和第二场效应晶体管(FET)，所述第一场效应晶体管(FET)具有第一沟道区域、第一源极区域、第一漏极区域以及覆于所述第一沟道区域上方的第一栅极导体；所述第二FET具有第二沟道区域、第二源极区域、第二漏极区域以及覆于所述第二沟道区域上方的第二栅极导体；所述第一栅极导体和第二栅极导体是在所述第一沟道区域和第二沟道区域上方延伸的单一细长导电部件的一部分；形成第一应力薄膜以覆于所述第一FET和第二FET上方，所述第一应力薄膜用于施加具有第一数值的应力；形成停止层，以覆于所述第一应力薄膜上方；去除覆于所述第二FET上方的所述第一应力薄膜的部分；形成第二应力薄膜以覆于所述第二FET上方，所述第二应力薄膜用于施加具有第二数值的应力；对所述第一应力薄膜和第二应力薄膜进行平坦化，至少直到暴露所述停止层；以及形成层间电介质层(ILD)，其覆于所述第一应力薄膜和第二应力薄膜上方，使得所述第一应力薄膜和第二应力薄膜在公共边界处相互邻接并在所述公共边界处存在基本共面的主表面。
11.根据权利要求10所述的方法，其中，所述第一应力薄膜和所述第二应力薄膜中没有一个薄膜在所述公共边界处与所述第一应力薄膜和所述第二应力薄膜中的另一个薄膜重叠。
12.根据权利要求11所述的方法，进一步包括形成导电过孔，该导电过孔在所述公共边界处延伸通过所述ILD和所述第一应力薄膜及第二应力薄膜，以接触所述导电部件。
13.根据权利要求11所述的方法，其中，所述第一数值是压性的，以及所述第二数值是拉性的。
14.根据权利要求13所述的方法，其中，所述第一FET包括PFET，以及所述第二FET包括NFET。
15.根据权利要求11所述的方法，进一步包括形成至少一个隔离区域，所述隔离区域限定衬底的第一半导体区域和第二半导体区域，所述第一半导体区域和第二半导体区域相互之间电隔离，其中，形成所述第一FET的所述步骤包括在所述第一半导体区域中形成第一源极区域、第一沟道区域以及第一漏极区域，形成所述第二FET的所述步骤包括在所述第二半导体区域中提供所述第二源极区域、第二沟道区域以及第二漏极区域。
16.根据权利要求11所述的方法，其中，当形成所述ILD时，所述第一栅极导体和第二栅极导体分别包括远离所述第一沟道区域和第二沟道区域的顶部表面，并且所述第一应力薄膜和第二应力薄膜覆于所述第一栅极导体和第二栅极导体的所述顶部表面上方。
17.根据权利要求11所述的方法，其中，通过一系列步骤来形成所述第一应力薄膜和第二应力薄膜中的每一个，这些步骤包括淀积包括应力材料的第一层，回刻蚀所述第一层，以及随后淀积包括所述应力材料的第二层以覆于所述第一层上方。
18.根据权利要求15所述的方法，其中，所述第一应力薄膜和第二应力薄膜中的每一个均包括氮化物。
19.根据权利要求18所述的方法，其中，所述第一半导体区域和第二半导体区域主要包括硅，以及所述氮化物包括氮化硅。
20.根据权利要求19所述的方法，其中所述停止层包括硅氧化物。
全文摘要
本发明提供一种半导体器件结构，其包括第一场效应晶体管(“FET”)，第一FET具有第一沟道区域、第一源极区域、第一漏极区域以及覆于第一沟道区域上方的第一栅极导体。其中包含的第二FET具有第二沟道区域、第二源极区域、第二漏极区域以及覆于第二沟道区域上方的第二栅极导体。第一和第二栅极导体是在第一和第二沟道区域上方延伸的单一细长导电部件的一部分。第一应力薄膜覆于第一FET上方，第一应力薄膜向第一沟道区域施加具有第一数值的应力。第二应力薄膜覆于第二FET上方，第二应力薄膜向第二沟道区域施加具有第二数值的应力。第二数值基本上不同于第一数值。此外，第一和第二应力薄膜在公共边界处相互邻接并在该公共边界处存在基本共面的主表面。
文档编号H01L21/8238GK101075617SQ20071010445
公开日2007年11月21日 申请日期2007年4月23日 优先权日2006年5月16日
发明者陈向东, 杨海宁 申请人:国际商业机器公司