专利名称：具有高密度三维电阻器的互连结构及其制造方法
技术领域：
本发明涉及一种半导体结构及其制造方法。更特别地，本发明涉及一种互连结构，其包括至少一个高密度三维(3D)电阻器，该电阻器与相邻的导 电互连处于同一互连层(interconnect level )。本发明也提供了 一种制造这种 互连结构的方法。
背景技术：
在半导体器件中，众所周知通过镶嵌法(damascene approach)或减法蚀 刻法(subtractive etch method)可在芯片的后段(BEOL )中嵌入薄膜(大约 500j^m或更小)电阻器。由于更低的寄生效应，BEOL薄膜电阻器优于其它 类型的电阻器。然而，由于较差的工艺控制，整个晶片之上形成的各种电阻 器的片电阻率会不同且超出规范。在先进的生产线中，为了质量控制，超出 规范的晶片总是被扔弃。电阻器是应用于几乎每一种电器件中的最普通的电元件之一 。传统地， 掺杂的多晶硅用作电阻器的材料。然而，随着器件特征尺寸(featuresize)缩小 传统的电阻器只能在有限的尺度内提供有限的电阻。为了克服这个问题，需 要具有更高电阻率的新材料和新的集成方案以用于在高度集成的半导体器 件中制造薄膜电阻器。电阻薄膜例如CrSi和TaN经常用作半导体器件中的电阻器。用于制造 互连结构内的电阻器元件的集成方案分为两个主要类别。在第一集成方案中，例如美国专利第6207560号中所公开的，薄膜电阻 器通过蚀刻而形成在绝缘体的顶上。然后金属层沉积在电阻层的顶上且用于 保护电阻层在后续的蚀刻工艺期间不被损坏。电阻器已经限定之后，对下层 的电介质构图并蚀刻从而限定互连图案。最终，用于互连的金属层得到沉积、 构图和蚀刻。虽然盖层能够保护电阻层，但是保护是有限的且电阻层会在蚀 刻工艺期间受到损坏。
在第二集成方案中，薄膜电阻器通过蚀刻形成在绝缘体的顶上。然后层间(interlevel)电介质得到沉积，然后是构图和蚀刻工艺从而定义具有连接到 下层薄膜电阻器的通孔(vias)的上层(upperlevel)互连结构。为了緩和下层电 阻器引发的任何有关拓朴形貌的可能问题，在沉积层间电介质材料之后通常 需要平坦化工艺。美国专利申请第2004/0027234号公开了 一种电阻器，其包括形成在基板 主表面上的上表面电极以及设置在基板侧面上且分别电连接到上表面电极 对的侧面电才及。美国专利第6232042号公开了 一种集成的薄膜金属电阻器的制造方法， 其通常需要将光敏性的电介质应用于基板以形成层。对电介质层进行光成像 (photoimage)从而使基板的第 一 区上的电介质层的第 一部分聚合，留下剩余 的电介质层未被聚合。然后电阻膜施加到电介质层上，且电介质层被显影从 而同时去除其未聚合的部分和覆盖该未聚合部分的部分电阻膜，使得部分电 阻膜保留在第二部分之上从而形成电阻器。美国专利第6083785号公开了一种具有电阻器膜的半导体器件的制造方 法。这种现有技术方法包括在半导体基板的部分P阱中形成隔离区。作为第 一导体部件的电阻器膜形成在隔离区上。通过使用自对准硅化物(salicide)工艺，能够在不降低电阻器膜的电阻情况下形成电阻器。美国专利第5485138号公开了包括金属互连层和倒转薄膜电阻器 (inverted thin film resistor)的倒转薄膜电阻器结构，该金属互连层具有勾画出 两条或更多的金属引线的预定图案，覆盖支撑绝缘体、层间电介质层，且被 平坦化从而暴露金属互连引线的顶部接触部分，该倒转薄膜电阻器覆盖该平 坦化的层间电介质层的部分且覆盖互连引线的暴露的顶部接触部分。现有技术的电阻器能通过激光或高能粒子束修整。但是，这些工艺不干 净且因此从未变为通常的操作。电阻器也能通过采用闭合电阻器被编程以从 电阻器电路链中取消选定至少一部分电阻器。这种编程方法有两个问题，该 编程的分辨率受LSB (最小有效位)器件尺寸限制，且该闭合器件自身具有 一定电阻。因此调整精确度较差。鉴于上面的内容，仍需要提供具有至少一个薄膜电阻器的互连结构和这 种互连结构的制造方法，该薄膜电阻器与相邻的导电互连处于相同的互连 层。术语"导电互连"用在本申请中以表示导电线(conductiveline)或导电通孔/线组合。发明内容本发明提供了互连即BEOL结构，包括至少一个薄膜电阻器，该薄膜电 阻器与相邻的导电互连处于相同的互连层。本发明还提供了制造这种互连结 构的方法，其使用与当前互连工艺相容的工艺步骤。此外，就更高的密度方 面而言，本发明的方法提供了在比现有技术方案更好的技术扩展性。"高密 度，，意味着与具有相当的电阻值的传统2D电阻器相比，较小的布局面积足 以用于制造3D电阻器。根据本发明，3D电阻器处于光刻限定的特征(即， 线和通孔/线结构)内部，内衬所述特定特征的壁。大体上，本发明公开了在光刻限定的特征内部采用高电阻率的金属材料 例如扩散阻挡材料(barrier material)作为用于芯片应用的电阻器的元件的方 法。本发明中提供了 3D电阻器，其与传统2D电阻器相比具有更高的电阻。 此外，本发明的方法允许通过控制制造电阻器中所使用的工艺条件调节所得 的电阻。通过使用本发明的方法能获得如下的优点-不需要蚀刻停止材料(etching stop material)处于薄膜电阻器区域之上， -薄膜电阻器能够被光刻限定并蚀刻而不是通过顶离(lift-off)来限定， -该结构的电阻由构图的特征尺寸即长度、宽度和深度决定，其提供了 更好的电阻器控制的特征，-该工艺与当前BEOL工艺流程相容。总体上，本发明的互连结构包括电介质材料(dielectric material),其包括器区域内处于沿着光刻限定的特征的壁部分(wall portion)的电阻器，其中所述电阻器与导电互连处于相同的互连层。在本发明的一实施例中，提供互连结构，从底部到顶部包括 第一互连层，包括嵌入在第一电介质材料内的第一导电互连； 第二互连层，包括第二电介质材料，其包括处于所述第二电介质材料的互连区域内的导电互连和在所述第二电介质材料的电阻器区域内处于沿着光刻限定的特征的壁部分的电阻器，其中所述电阻器与导电互连处于相同的
互连层中；和第三互连层，包括嵌入在第三电介质材料内的第三导电互连，其中部分除了上文概述的互连结构，本发明还包括这种互连结构的制造方法，包括提供包括下层电介质材料的互连结构，该下层电介质材料具有处于所述 下层电介质材料的互连区域内的至少一个导电互连和处于所述下层电介质 材料的电阻器区域内的光刻限定的特征内的至少 一个其他导电互连；从所述电阻器区域选择性地去除至少一定量的该至少一个其他导电互 连，同时在所述电阻器区域内的所述光刻限定的特征的壁部分上留下扩散阻 挡材料，所述扩散阻挡材料形成电阻元件；在所述互连区域和所述电阻器区域中沉积上层电介质材料到所述下层的特征；和在所述互连区域和所述电阻器区域中的所述上层电介质材料中形成上 层导电互连(upper conductive interconnection)。
图1A-1E为描述在本发明的一实施例中使用的基本工艺步骤的图示表 示(通过横截面图)。图2A-2B为描述在本发明的第二实施例中使用的基本工艺步骤的图示 表示(通过横截面图)。图3A-3E为描述在本发明的第三实施例中使用的基本工艺步骤的图示 表示(通过横截面图)。图4为描述本发明的第四实施例的图示表示(通过横截面图)。
具体实施例方式
本发明提供了一种具有与相邻的导电互连在相同互连层的高密度3-D 薄膜电阻器的互连结构及其制造方法，通过参考伴随本申请的附图和下面的 讨论更详细地描述本发明。需要注意的是提供本发明的附图用于说明目的具
因而它们不是按比例的。在下面的描述中，为了提供对本发明的全面理解，会阐明大量具体的细 节，例如具体的结构、元件、材料、尺度、工艺步骤和技术。然而，本领域 的普通技术人员可以理解可在没有这些具体细节的情况下实践本发明。在其 他实例中，为了防止模糊本发明，没有详细描述公知的结构或工艺步骤。可以理解，当如层、区域或基板的元件被称为在另一元件"上"或"之 上，，时，它可以直接在其他元件上或可以存在中间的元件。相反，当元件被 称为"直接"在其他元件"上"或"之上"时，则没有中间元件存在。也可 以理解，当元件被称为在另一元件"下"或"之下"时，它可以直接在其他 元件下或之下，或可以存在中间的元件。相反，当元件被称为"直接，，在另 一元件"下"或"之下"时，则没有中间元件存在。如上所述，本发明提供了互连即BEOL结构，其包括与相邻的导电互连处于相同互连层的至少一个薄膜电阻器。根据本发明，电阻器处于光刻限定 的特征(即，线和通孔/线结构)内部，该特征内衬在特别的互连特征的壁上。 本发明也提供了这种互连结构的制造方法，其采用与当前互连工艺相容的工 艺步骤。此外，就更高的密度方面而言，本发明的创造性的方法提供了比现 有技术方案更好的技术扩展性。参考图1A-1E,其为描述在本发明的一实施例中使用的基本工艺步骤的 图示表示(通过横截面图)。具体地，发明的方法开始于提供图1A中所示的 互连结构10。图1A中所示的互连结构10包括由电介质盖层(cappinglayer)20 部分地分隔的第一互连层12和第二互连层22。第一互连层12,其可处于包括一个或更多半导体器件的半导体基板之 上，包括具有至少一个导电互连18的第一电介质材料14，该导电互连18 通过扩散阻挡层16与第一电介质材料14分隔。第二互连层22包括具有导 电互连18，和导电互连18"的第二电介质材料14',该导电互连18，处于 互连区域100的光刻限定的特征(未特别标出)之内，该导电互连18"处于 电阻器区域102的光刻限定的特征(未特别标出)之内。如图1A中所示， 光刻限定的特征可包括单镶嵌(single damascene )线、双镶嵌(dual damascene)线和下面的双镶嵌(damascene)通孔，或它们的任意组合。尽 管示出和描述了这样的实施例，但本发明适用于包括单镶嵌线或双镶嵌线和 通孔的结构。
根据本发明，第二电介质材料14，内的每个导电互连18，和导电互连18"通过扩散阻挡层16'与电介质材料分隔。图1A中所示的互连结构IO采用本领域公知的标准后段(BEOL)工艺 制造，包括单镶嵌或双镶嵌工艺。可以采用先通孔然后线开口工艺，或可以 采用先线然后通孔开口工艺。工艺典型地包括沉积、光刻、蚀刻及用扩散阻挡层且然后用导电材料填 充开口，以及此后平坦化。由于制造这种互连结构的工艺细节已为本领域的 技术人员所熟知，在此省略细节从而避免模糊本发明。需要注意的是互连结构IO的第一互连层12可形成在基板(本发明的附 图中未显示)顶上。未显示的基板可包括半导体材料、绝缘材料、导电材料 或它们的任意组合。当基板由半导体材料组成时，可使用任意半导体例如 Si、 SiGe、 SiGeC、 SiC、 Ge合金、GaAs、 InAs、 InP和其它III/V或II /VI化 合物半导体。除这些列出的半导体材料的类型以外，本发明也考虑了半导体 基板为层叠半导体例如Si/SiGe、 Si/SiC、绝缘体上硅(SOI)或绝缘体上硅 锗(SGOI)的情况。当基板为绝缘材料时，绝缘材料可为有机绝缘体、无机绝缘体或包括多 层的它们的组合。当基板为导电材料时，基板可包括例如多晶硅、金属元素、 金属元素合金、金属硅化物、金属氮化物或包括多层的它们的组合。当基板 包括半导体材料时，能在其上制造一个或多个半导体器件例如互补金属氧化物半导体(CMOS)器件。当基板包括绝缘材料和导电材料的组合时，基板 可表示多层互连结构的第一互连层。可为相同或不同材料的第一电介质材料14和第二电介质材料14'包括 任意层间或层内电介质，包括无机电介质或有机电介质。第一和第二电介质 材料14和14，分别可为多孔(porous)或无孔的(non-porous)。能用作第一和 第二电介质材料的合适电介质的一些例子包括但不限于Si02、倍半硅氧烷 (silsesquioxanes )、包括Si、 C和H原子的C掺杂氧化物(即，有机硅酸盐)、 热固性聚亚芳香基醚(polyarylene ether)或它们的多层。术语"聚亚芳香基 (polyarylene )"用在本申请中表示通过化学键(bond)、裯环(fosed ring),或例 如氧、硫、砜、亚砜、羰基等的惰性连接基团链接在一起的芳基部分(aryl moieties)或惰性取代的芳基部分。第一和第二电介质材料14和14，分别典型地具有约4.0或更小的介电
常数，具有约2.8或更小的介电常数更为典型。这里提到的所有介电常数都 是相对于真空的，除非另外注明。这些电介质与介电常数高于4.0的电介质 材料相比通常具有更低的寄生串扰。电介质材料的厚度可依赖所用的电介质 材料以及第一和第二电介质材料内电介质层的准确个数而改变。典型地，且对于普通互连结构，第一电介质材料14和第二电介质材料14，中的每个都 具有约50至约1000nm的厚度。可为相同或不同材料的扩散阻挡层16和16，包括Ta、 TaN、 Ti、 TiN、 Ru、 RuN、 RuTa、 RuTaN、 W、 WN或能作为阻挡层以防止导电材料扩散的 任意其他材料。扩散阻挡层16和16'可依赖所用的沉积工艺和所用的材料 而改变。典型地，扩散阻挡层16和16，具有约4至约40nm的厚度，大约7 至大约20nm的厚度更为典型。在每个互连层中形成导电互连18、 18，和18"所用的导电材料包括例 如多晶Si、导电金属、包括至少一种导电金属的合金、导电金属硅化物或它 们的组合。优选地，形成导电互连18、 18'和18"所用的导电材料为导电 金属例如Cu、 W或Al， Cu或Cu合金(例如AlCu )在本发明中是高度优 选的。将第一互连层12与第二互连层22至少部分地分隔的电介质盖层20包 括任意适当的电介质保护材料，例如SiC、 Si4NH3、 Si02、碳掺杂的氧化物、 氮和氢掺杂的碳化硅SiC (N, H)或它们的多层。电介质盖层20的厚度可 依赖形成该层所用的技术和该层的材料构成而改变。典型地，电介质盖层20 具有约15至100nm的厚度，约25至45nm的厚度更为典型。需要再次注意的是互连结构10包括至少一个互连区域100和至少一个的区域；不同互连层中的导电互连叠放在彼此顶上。所述至少一个电阻区域 102为该结构的其中将形成至少一个薄膜电阻器的区域。图1B示出在互连区域100中的第二互连层22顶上形成保护性盖层24 之后提供的结构。如图所示，保护盖层24覆盖处于互连区域100中的第二电介质材料14，和导电互连18，，同时保持电阻器区域102中的导电互连18，'暴露。保护性盖层24由电介质材料组成，包括例如SisN4、 SiC、 SiC(N, H) 和它们的多层。通过在第二互连层22的整个表面首先沉积保护性盖层材料
的毯层来形成保护性盖层24。任何传统的沉积工艺可用于毯式沉积(blanket deposition),包括例如化学气相沉积、等离子体增强化学气相沉积、原子层 沉积、蒸镀、化学液沉积和旋转涂敷。保护性盖层材料的毯式沉积之后，保 护性盖层材料的层通过光刻和蚀刻进行构图。光刻步骤包括在保护性盖层材 料的毯层顶上形成光致抗蚀剂，将光致抗蚀剂曝光至所需的辐射图案并使用 传统的抗蚀剂显影剂显影所曝光的光致抗蚀剂。用来对保护性盖层材料的毯 层构图的蚀刻步骤包括湿蚀刻工艺，或更优选地使用干蚀刻工艺例如反应离 子蚀刻。所形成的保护性盖层24的厚度可依赖所用的保护性盖层材料和用于形 成该保护性盖层24的沉积工艺而改变。典型地，覆盖第二互连层22的互连 区域100的保护性盖层24的厚度为约15至约100nm，约25至约45nm的厚度更为典型。在形成图1B所示的保护性盖层24之后，根据本发明实施例，利用选择 性的以用于去除导电材料的蚀刻工艺，从电阻器区域102中的导电互连18" 完全去除导电材料。当导电材料为Cu时，可以使用例如HF、 H2S04、 IIC1 和HN03的酸的组合。如图1C中所示，电阻器区域102中的扩散阻挡层16， 在导电互连18"从该结构的该区域中去除之后被暴露出来。根据本发明，电 阻器区域102内的该扩散阻挡层16，在本发明中作为电阻元件。注意在电阻 器区域102内的电阻元件例如扩散阻挡层16，分别位于互连特征104 (通孔 /线结构)和106 (线结构)的壁部分。从暴露的电阻器区域102中的光刻限定的特征去除导电互连18"之后， 第三电介质材料14"形成互连区域100和电阻器区域102二者中，提供例如 图1D所示的结构。第三电介质材料14"可包括用于第一和第二电介质材料 的上迷电介质材料之一。第三电介质材料14"表示下一互连层的电介质材料， 使用形成第一和第二电介质材料的上述技术之一来形成。第三电介质材料 4"的厚度可以改变且对本申请并不重要。需要注意的是电阻器区域102中 的第三电介质材料14"完全填充电阻器区域102内的互连特征。在提供了图1D所示的结构之后，使用光刻和蚀刻在互连区域IOO和电 阻器区域102 二者中形成在第三电介质材料14"中的开口。互连区域100 中的开口穿过第三电介质材料14"和保护性盖层24进行延伸，终止于第二 互连层22的导电互连18'上。电阻器区域102中的开口向下延伸穿过第三电介质材料14"终止于该结构的电阻器区域102中现在被电介质填充的特征顶上。在提供这些开口之后，开口被村以扩散阻挡层16"且用另一种导电材 料填充。扩散阻挡层16"可包括用于扩散阻挡层16和16'的上述材料之一。 导电材料也可包括用于导电互连18、 18'和18"的上述导体之一。互连区 域100和电阻器区域102中导电填充的区域形成了互连结构的其他导电互连 18，"。形成的所得结构例如在图1E中示出。需要注意的是电阻器区域中的 导电互连18"完成电阻器电路。两个电阻器电路28A和28B以示例方式显示 在附图中。虽然示出了两个电阻器电路，本发明也考虑到形成电阻器电路 28A或形成电阻器电路28B的情况。如图所示,电阻器区域102内的电阻器d就是扩散阻挡层16，)与第 二电介质材料14，内的导电互连18，处于相同的互连层。现参考图2A和2B,其示出本发明的第二实施例。本发明的第二实施例 本质上与上文描述的第一实施例相同，除了处于电阻器区域102中的导电互 连18"内的导电材料只被部分地去除。根据本发明的第二实施例，首先使用上述材料和工艺步骤形成图1B中 所示的结构。在提供图1B所示的结构之后，使用定时蚀刻工艺从在电阻器 区域102中的导电互连18"部分地去除导电材料。定时蚀刻工艺提供了例如 在图2A中所示的结构。在提供图2A中所示的结构之后，进行上述关于图1D和1E的工艺步骤 从而提供图2B中所示的结构。需要注意的是所得结构与图1E中所示的结构 相似，除了一些导电材料保留在在电阻器区域102中第二互连层22的通孔 内。现在参考图3A-3E，其示出本发明的第三实施例。第三实施例是第二 实施例的延伸，因为在第三实施例中定义了第二电阻器区域102，。在第三实 施例中，首先如上所述4是供图2A中所示的结构。在从电阻器区域102和102， 中部分地去除导电材料的定时蚀刻步骤之后，形成平坦化材料30从而提供 图3A中所示的结构。平坦化材料30包括抗反射涂层(antireflective coating: ARC)和/或掺杂的或不掺杂的硅酸盐玻璃。平坦化材料30通过包括例如旋 转涂敷的传统的沉积工艺而形成。在沉积平坦化材料30之后，氧化物32形成在部分平坦化材料30的顶 上，也如图3A所示。具体地，在处理第二电阻器区域102，期间，氧化物32保护第一电阻器区域102。氧化物32通过沉积、光刻和蚀刻形成。低温 (小于500°C )沉积工艺典型地用于形成氧化物32。氧化物32具有典型地 约5至约lOOnm的膜厚，约15至约50nm的膜厚更为典型。图3B显示了平坦化材料30已经从第二电阻器区域102，中去除之后的 结构。任何传统的剥离工艺可用来从第二电阻器区域102，中去除没未被氧 化物32保护的暴露的平坦化材料30。图3C显示了使用如上文所描述的第二定时蚀刻工艺部分地去除了第二 电阻器区域102'的导电互连18"内的导电材料之后的结构。在提供图3C中所示的结构之后，使用本领域公知的传统蚀刻工艺去除 氧化物32和平坦化材料30,从而提供了图3D中所示的结构。图3E显示了 形成导电互连18"'和电阻器电^各28A、 28B和28A，之后的结构。图4示出可使用上述图3A-3E中的工艺制造的又一结构。在此结构中 还也形成了电阻器电路28B'。虽然参考其示范性实施例特别显示和描述了本发明，然而本领域的一般技术人员可以理解在不脱离本发明的精神和范围的情况下，可以作出形式和 细节上的前述的和其他变化。因此这表明本发明不应限制为所描述和说明的 准确的形式和细节，而是处于随附的权利要求的范围内。
权利要求
1.一种互连结构，包括电介质材料，所述电介质材料包括处于所述电介质材料的互连区域内的导电互连和在所述电介质材料的电阻器区域内处于沿着光刻限定的特征的壁部分的电阻器，其中所述电阻器与所述导电互连处于相同的互连层。
2. 如权利要求1的互连结构，其中所述电介质材料是可选地为多孔的无才几或有才几电介质。
3. 如权利要求l的互连结构，其中所述电阻器包括扩散阻挡材料。
4. 如权利要求3的互连结构，其中所述扩散阻挡材料包括Ta、 TaN、 Ti、 TiN、 Ru、 RuN、 RuTa、 RuTaN、 W或WN。
5. 如权利要求1的互连结构，其中所述电阻器处于由另一种电介质材料 完全或部分填充的双镶嵌线/通孔结构内。
6. 如权利要求1的互连结构，其中所述电阻器处于由另一种电介质材料 和导电材料完全填充的双镶嵌线/通孔结构内。
7. 如权利要求1的互连结构，其中所述电阻器处于由另一种电介质材料 完全或部分填充的单镶嵌线内。
8. —种互连结构，从底部到顶部包括第一互连层，包括嵌入在第一电介质材料内的第一导电互连； 第二互连层，包括第二电介质材料，所述第二电介质材料包括处于所述第二电介质材料的互连区域内的导电互连和处于沿着所述第二电介质材料的电阻器区域内的光刻限定的特征的壁部分的电阻器，其中所述电阻器与所述导电互连处于相同的互连层；和第三互连层，包括嵌入在第三电介质材料内的第三导电互连，其中部分第三电介质材料至少部分地存在于所述电阻器区域的所述光刻限定的特征内。
9. 如权利要求8的互连结构，其中所述第一、第二和第三电介质材料是 相同或不同的且包括可选地为多孔的无机或有机电介质。
10. 如权利要求8的互连结构，其中所述电阻器包括扩散阻挡材料。
11. 如权利要求10的互连结构，其中所述扩散阻挡材料包括Ta、 TaN、 Ti、 TiN、 Ru、 RuN、 RuTa、 RuTaN、 W或WN。
12. 如权利要求8的互连结构，其中所述电阻器处于由所述第三电介质 材料完全或部分填充的双镶嵌线/通孔结构内。
13. 如权利要求8的互连结构，其中所述电阻器处于由所述第三电介质材料和导电材料完全填充的双镶嵌线/通孔结构内。
14. 如权利要求8的互连结构，其中所述电阻器处于由所述第三电介质 材料完全或部分填充的单镶嵌线内。
15. —种制造互连结构的方法，包括提供包括下层电介质材料的互连结构，所述下层电介质材料具有处于所 述下层电介质材料的互连区域内的至少一个导电互连和处于所述下层电介 质材料的电阻器区域内的光刻限定的特征内的至少 一个其他导电互连；从所述电阻器区域中选择性地去除至少一定量的所述至少一个其他导 电互连，同时在所述电阻器区域内的所述光刻限定的特征的壁部分上留下扩 散阻挡材料，所述扩散阻挡材料形成电阻元件；在所述互连区域和所述电阻器区域二者中在所述下层电介质材料上沉 积上层电介质材料，在所述上层电介质材料填充所述电阻器区域内的所述光 刻限定的特征；及在所述互连区域和所述电阻器区域二者中的所述上层电介质材料中形 成上层导电互连。
16. 如权利要求15的方法，其中所述扩散阻挡材料包括Ta、 TaN、 Ti、 TiN、 Ru、 RuN、 RuTa、 RuTaN、 W或WN。
17. 如权利要求15的方法，其中所述扩散阻挡材料处于用所述上层电介 质材料完全或部分填充的双镶嵌线/通孔结构内。
18. 如权利要求15的方法，其中所述扩散阻挡材料处于用所述上层电介 质材料和导电材料完全填充的双镶嵌线/通孔结构内。
19. 如权利要求15的方法，其中所述扩散阻挡材料处于由所述上层电介 质材料完全或部分填充的单镶嵌线内。
全文摘要
本发明提供了互连即BEOL结构，包括至少一个薄膜电阻器，该薄膜电阻器与相邻的导电互连处于相同层中。本发明还提供了一种制造这种互连结构的方法，其使用与当前互连工艺相容的工艺步骤。此外，就更高的密度方面而言，本发明的创造性的方法提供了比现有技术方案更好的技术扩展性。
文档编号H01L23/52GK101159257SQ20071014995
公开日2008年4月9日 申请日期2007年10月8日 优先权日2006年10月3日
发明者杨智超 申请人:国际商业机器公司