专利名称：用于一半导体装置的成形方法及半导体装置的制作方法
技术领域：
本发明涉及一种用于一半导体装置的成形方法及半导体装置；特别是一种用 于一半导体装置的成形方法及半导体装置。
背景技术：
随着电子产品的功能及应用演进及消费者对外形的要求，集成电路的封装亦 日趋高密度且微小，甚而自二维向三维发展，是故业界研发出了晶圆级封装(Wafer Level Package, WLP)、三维封装、多晶片封装(Multi-Chip Package)和系统级封 装(System In Package)等封装技术。
而根据应用需求的不同，可分为平面式的多晶片模组(Multi-Chip Module)、 多晶片封装(Multi-Chip Package)以及立体堆叠式封装(3D stacked package)。其 中立体堆叠式封装使数片晶片以堆叠的方式组合，可更有效率地縮减封装面积，且 能同时縮减整体尺寸及重量，符合轻薄短小的需求，是故渐为业界所采用。
以已知的晶圆级的立体集成电路或堆叠封装为例，为了在晶圆级晶片尺寸封 装(Wafer Level Chip Scale Package, WLCSP)上下达到电性导通，其制程相当复 杂，其流程图如图l所示，相关剖面附图则如图2A至图2H所示。制程中，主要需 做两次激光钻孔，再加上进行一次电镀。
更详细而言，于步骤101中，先于晶粒的基材201(剖面图如图2A所示)上激 光钻孔以形成通孔203 (via hole),此为第一次激光钻孔，其剖面图如图IB所示。 接着于步骤103中形成一介电层205于基材201的周围表面，且此介电层205恰可 填满通孔203，其剖面图如图2C所示。接着如图2D所示，执行步骤105以在填满 介电层205的通孔203再进行一次激光钻 L，此为第二次激光钻孔，以去除填充于 通孔203内的部分介电层205，使通孔203再次贯通。需特别说明的是，第二次钻 孔后的内壁仍有部分介电层205保留于其上，以作为绝缘之用。最后如图2E所示， 执行步骤107以在介电层的通孔203中电镀，于通孔203中形成柱状的导电结构 207。于步骤109中，柱状的导电结构207两端更电镀或印刷上焊锡209，形成如图2F所示的结构。至此，便可形成单一具有导电结构207的晶圆。
当进行步骤111的立体堆叠时，将数片晶圆叠置，此时每片晶圆中导电结构
207两端的焊锡209恰相对应，如图2G所示。是故最后执行步骤113，进行熔融焊
接便可使各个晶圆电性连接，如图2H所示。
然而，此种已知半导体装置成形方法过程中，需采用两次激光钻孔，而激光
钻孔机的价格及开机费用极高。另一方面，将介电层填入通孔较为不易。此外，第
二次激光钻孔时，需准确对位，以免误钻；而当在通孔内电镀导电层时，导电层容
易不均匀，平坦度较低。上述各问题，均成为此业界极大的成本及制程负荷。
有鉴于此，提供一种制程花费较低的半导体装置的成形方法及所成形的半导
体装置，乃为此一业界亟待解决的问题。
发明内容
本发明的一目的在于提供一种用于一半导体装置的成形方法，包含下列步骤 (a)形成一导电凸块(bump)于一底材的一表面上；(b)形成一介电层于导电凸块的一 周围表面；(c)设置底材于一基材的一表面上，使具有介电层的导电凸块适容置于 基材的一通孔中；以及(d)去除底材。
本发明的另一目的在于提供一种半导体装置，包含一基材、 一半导体集成电 路、 一导电结构。基材贯设一通孔，通孔具有一第一纵向尺寸。半导体集成电路设 置于基材中。导电结构设置于通孔中，以与半导体集成电路电性连接。导电结构包 含一导电凸块以及一介电层。导电凸块具有一第二纵向尺寸，且第二纵向尺寸基本 上大于第一纵向尺寸。介电层仅包覆于导电凸块的一周围表面，且与通孔的一侧壁 密接。
本发明的再一目的在于提供一种半导体装置，包含一基材、 一半导体集成电 路以及一导电结构。基材贯设一通孔，通孔具有一第一纵向尺寸。半导体集成电路 设置于基材中。导电结构设置于通孔中，以与半导体集成电路电性连接。导电结构 包含一导电凸块以及一介电层。导电凸块具有一第二纵向尺寸，且第二纵向尺寸基 本上大于第一纵向尺寸。介电层包覆于导电凸块的一周围表面及基材的一表面上， 其中包覆于导电凸块的周围表面的介电层与通孔的一侧壁密接。
由于本发明仅需于基材上施行一次激光钻孔，是故成本可大幅降低，亦不会 有第二次钻孔的对位问题。
为让本发明的上述目的、技术特征和优点能更明显易懂，下文以较佳实施例配合附图进行详细说明。
图1为已知半导体装置的成形流程图2A至图2H为已知半导体装置成形示意图3为本发明第一实施例的半导体装置成形流程图4A至图4J为本发明第一实施例的半导体装置成形示意图;
图5为本发明第二实施例的半导体装置成形流程图；以及
图6A至图6J为本发明第二实施例的半导体装置成形示意图。
具体实施例方式
本发明的第一实施例为一种用于一半导体装置的成形方法，其流程图如图3 所示，而相关剖面图则如图4A至图4J所示。此成形方法包含下列步骤首先，执 行步骤301以于一基材401上激光钻孔，藉此形成2个通孔403，其剖面图如图4A 及图犯所示，此基材401上部介于通孔403间具有一半导体集成电路415。于此 实施例中，此基材401为一晶圆，但于其他实施例中，亦可为一晶粒。
于步骤303中，形成二导电凸块(bump)405于一底材407的一表面上，其剖面 图如图4C所示，其中导电凸块405于此或可称为导电栓(conductive plugs)，其 形成方式可为电镀、打金线(Gold Wire)或植金属针(Metal Pin);而底材407的材 料可为聚亚酰胺(polyimide， PI)。于本实施例中，此等导电凸块405的横剖面为 圆形，而纵剖面则为一T字形，藉由T字形上方的横向部分，便可利于与半导体集 成电路415的电性导通(于随后附图表示出)。而此导电凸块405具有一第一纵向尺 寸。
接着执行步骤305，亦即形成一介电层409于各个导电凸块405的一周围表面； 更详细而言，步骤305更包含依序执行305 (a) 、305 (b)及305 (c)三步骤。步骤305 (a) 涂布形成一光阻层411 (材料可为聚亚酰胺)于底材407的表面上及导电凸块405的 周围表面，如图4D所示。步骤305(b)曝光显影以固化导电凸块405的周围表面的 一部分光阻层411，以形成介电层409作为保护绝缘，如图4E所示，于此可采用 化学气相沉积(Chemical Vapor D印osition， CVD)或热氧化法(Thermal Oxidation)。步骤305(c)则蚀刻介电层409周围的光阻层411，藉此将导电凸块 405周围的光阻去除，如图4F所示。经由执行步骤305(a广305(c)即可于导电凸块405的周围表面，将部分光阻层411固化为介电层409。
接下来执行步骤307，设置底材407于基材401的表面上进行对位接合，使具 有介电层409的各个导电凸块405适容置于基材401的各个通孔403中，其中各通 孔403具有一第二纵向尺寸，且导电凸块405的第一纵向尺寸大于通孔403的第二 纵向尺寸，亦即导电凸块405容置于通孔403中后，会有部分突出，如图4G所示。 完成对位接合后，执行步骤309以去除底材407，此时导电凸块405就会转移至基 材401上，如图4H所示。其中，步骤309藉由蚀刻、撕除或磨除等技术以达成底 材407的去除。至此，便可得到内部形成有导电凸块405的单一晶圆。
随后，执行步骤311，分别设置一导电体413于导电凸块405的两端，如图 4I所示。步骤311则藉由印刷或电镀设置导电体413，导电体413可为焊锡(solder) 或锡球(solder ball)。然后执行步骤313，将数个经步骤311设置导电体413后 的基材401对位堆叠。最后执行步骤315，熔化导电体413以与另一基材401上的 半导体集成电路415电性连接，如图4J所示，此处的熔化由回焊(reflow)达成。
第一实施例所形成的半导体装置如图41所示。此半导体装置包含一基材401、 一半导体集成电路415、 一导电结构417及二导电体413，而半导体装置为一晶圆 (wafer),以成为晶圆级晶片尺寸封装，于其他实施态样中，亦可为一晶粒(die)。 同时参考图4B，基材401贯设一通孔403，通孔403具有一第一纵向尺寸。半导体 集成电路415设置于基材401中。导电结构417设置于通孔403中，以与半导体集 成电路415电性连接。导电结构417包含一导电凸块405以及一介电层409。导电 凸块405为一金属凸块，且如第一实施例所述，半导体装置的导电凸块405为T 字形，以利于与半导体集成电路415的电性导通，于其他实施态样中，导电凸块 405可为其他得接触半导体集成电路415的形状。导电凸块405具有一第二纵向尺 寸，且第二纵向尺寸基本上大于第一纵向尺寸。介电层409为一氧化层。举例而言， 此氧化层的材料可为二氧化硅(Si02)、氧化铜(CuO) 、二氧化铜(Cu02)、氧化铝(A1A) 或氧化锡(Sn02)等。介电层409仅包覆于导电凸块405的一周围表面，且与通孔403 的一侧壁密接。二导电体413分别设置于导电结构417的二端，以与导电结构417 电性连接。此导电体413包含一焊线、 一锡球或一金属凸块。
于实际应用时，半导体装置藉由导电结构417与导电体413以和另一半导体 装置电性连接，如图4J所示，其中另一半导体装置与半导体装置基本上具有一相 同构造，但两者可分别为一晶圆与一晶粒。
本发明的第二实施例同样为一种用于一半导体装置的成形方法，其流程图如图5所示，而相关剖面图则如图6A至图6J所示。此成形方法包含下列步骤首先， 执行步骤501以于一基材601上激光钻孔，藉此形成2个通孔603，其剖面图如图 6A及图6B所示，此基材601上部介于通孔603间具有一半导体集成电路615。于 此实施例中，此基材601为一晶圆，但于其他实施例中，亦可为一晶粒。
于步骤503中，形成二导电凸块605于一底材607的一表面上，其剖面图如 图6C所示，其中导电凸块405于此或可称为导电栓，其形成方式可为电镀、打金 线或植金属针；而底材407的材料可为聚亚酰胺。于本实施例中，此等导电凸块 605的横剖面为圆形，而纵剖面则为一T字形，藉由T字形上方的横向部分，便可 利于与半导体集成电路615的电性导通(于随后附图表示出)。而此导电凸块605 具有一第一纵向尺寸。
接着执行步骤505，亦即形成一介电层609于各个导电凸块605的一周围表面， 如图6D所示。然而，与第一实施例不同的是，本实施例的介电层609形成于底材 607的表面上及导电凸块605的一表面上，此步骤所采用的方式为旋转涂布。
接下来执行步骤507，设置底材607于基材601的表面上进行对位接合，使具 有介电层609的各个导电凸块605适容置于基材601的各个通孔603中，其中各通 孔603具有一第二纵向尺寸，且导电凸块605的第一纵向尺寸大于通孔603的第二 纵向尺寸，亦即导电凸块605容置于通孔603中后，会有部分突出，如图6E所示。
步骤509则去除导电凸块605的表面中的一底面的介电层609，亦即去除导电 凸块605的下表面(亦即T字形下方纵向部分的底面)的介电层609，如图6F所示， 本实施例的去除方式采取磨除，于其他实施态样中，亦可使用其他去除方式。
执行步骤511以去除底材607，此时导电凸块605就会转移至基材601上，如 图6G所示。其中，步骤511藉由蚀刻、撕除或磨除等技术以达成底材607的去除。 至此，便可得到内部形成有导电凸块605的单一晶圆。
随后，执行步骤513，分别设置一导电体613于导电凸块605的两端，如图 6H所示。步骤515则藉由印刷或电镀设置导电体613，导电体613可为焊锡或锡球。 然后执行步骤517，将数个经步骤515设置导电体613后的基材601对位堆叠，如 图61所示。最后执行步骤519，熔化导电体613以与另一基材601上的半导体集 成电路615电性连接，此处的熔化由回焊达成，此时介电层609也会同时被固化 (cured)，如图6J所示。
第二实施例所形成的半导体装置如图6H所示。此半导体装置包含一基材601、 一半导体集成电路615、 一导电结构617以及二导电体613，而半导体装置为一晶圆，以形成晶圆级晶片尺寸封装，于其他实施态样中，亦可为一晶粒。同时参考图
6B，基材601贯设一通孔603，通孔603具有一第一纵向尺寸。半导体集成电路615 设置于基材601中。导电结构617设置于通孔603中，以与半导体集成电路615 电性连接。导电结构617包含一导电凸块605以及一介电层609。导电凸块605为 一金属凸块，且如第一实施例所述，半导体装置的导电凸块605为T字形，以利于 与半导体集成电路615的电性导通，于其他实施态样中，导电凸块605可为其他得 接触半导体集成电路615的形状。导电凸块605具有一第二纵向尺寸，且第二纵向 尺寸基本上大于第一纵向尺寸。介电层609为一氧化层。举例而言，此氧化层的材 料可为二氧化硅(SiO》、氧化铜(CuO)、 二氧化铜(Cu02)、氧化铝(A1A)或氧化锡 (SnO》等。介电层609包覆于导电凸块605的一周围表面及基材601的一表面上， 其中包覆于导电凸块605的周围表面的介电层609与通孔603的一侧壁密接。二导 电体613分别设置于导电结构617的二端，以与导电结构617电性连接。此导电体 613包含一焊线、 一锡球或一金属凸块。
于实际应用时，半导体装置藉由导电结构617与导电体613以和另一半导体 装置电性连接，如图6J所示，其中另一半导体装置与半导体装置基本上具有一相 同构造，但两者可分别为一晶圆与一晶粒。
于上述二实施例中，虽然每一基材仅钻设2个通孔，且相应的导电凸块亦仅 形成2个，但已知此项技术者应可轻易推及其他实施数量。
藉由本发明的结构，制作过程中仅需进行一次激光钻孔，制作费用较低，没 有介电层填孔问题，亦无第二次激光钻孔对位的问题，不需在通孔内电镀导电层， 简化制程。亦无通孔内的导电层平坦度的问题
上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征， 并非用来限制本发明的保护范畴。任何熟悉此技术者可轻易完成的改变或均等性的 安排均属于本发明所主张的范围，本发明的权利保护范围应以权利要求书为准。
权利要求
1.一种用于一半导体装置的成形方法，其特征在于包含下列步骤(a)形成一导电凸块于一底材的一表面上；(b)形成一介电层于该导电凸块的一周围表面；(c)设置该底材于一基材的一表面上，使具有该介电层的该导电凸块适容置于该基材的一通孔中；以及(d)藉由蚀刻、撕除或磨除以去除该底材。
2. 如权利要求1所述的方法，其特征在于，步骤(b)更包含(e) 形成一光阻层于该底材的该表面上及该导电凸块的该周围表面；(f) 固化该导电凸块的该周围表面的一部分光阻层，以形成该介电层；以及(g) 蚀刻该介电层周围的该光阻层。
3. 如权利要求1所述的方法，其特征在于，步骤(b)更包含-(h) 形成一介电层于该底材的该表面上及该导电凸块的一表面上；以及(i) 去除该导电凸块的该表面中的一底面的该介电层。
4. 如权利要求1所述的方法，其特征在于，更包含下列步骤 (j)藉由印刷或电镀分别设置一导电体于该导电凸块的两端；(k)熔化该导电体以与另一半导体集成电路电性连接。
5. —种半导体装置，包含一基材，贯设一通孔，该通孔具有一第一纵向尺寸； 一半导体集成电路，设置于该基材中；以及一导电结构，设置于该通孔中，以与该半导体集成电路电性连接，该导电结 构包含一导电凸块，具有一第二纵向尺寸，且该第二纵向尺寸基本上大于该第一纵 向尺寸；以及一介电层，仅包覆于该导电凸块的一周围表面，且与该通孔的一侧壁密接。
6. 如权利要求5所述的半导体装置，其特征在于，介电层更包覆于该基材的一表面上，仅包覆于该导电凸块的该周围表面的该介电层与该通孔的该侧壁密接。
7. 如权利要求5所述的半导体装置，其特征在于，该导电凸块为一金属凸块， 且该导电凸块为T字形。
8. 如权利要求5所述的半导体装置，其特征在于，更包含二导电体，分别设 置于该导电结构的二端，以与该导电结构电性连接，该导电体包含一焊线、 一锡球 或一金属凸块。
9. 如权利要求8所述的半导体装置，其特征在于，藉由该导电结构与该导电 体以和另一半导体装置电性连接，其中该另一半导体装置与该半导体装置基本上具 有一相同构造，且该另一半导体装置与该半导体装置为一晶圆或一晶粒。
10. 如权利要求5所述的半导体装置，其特征在于，该介电层为一氧化层。
全文摘要
本发明用于一半导体装置的成形方法，包含下列步骤形成一导电凸块于一底材的一表面；形成一介电层于导电凸块的一周围表面；设置底材于一基材的一表面，使具有介电层的导电凸块适容置于基材的一通孔；去除底材。所形成的半导体装置便包含基材、半导体集成电路及一导电结构。通孔贯设于基材中，半导体集成电路设置于基材中，导电结构设置于通孔中，以与半导体集成电路电性连接。导电结构包含导电凸块以及介电层。导电凸块的纵向尺寸大于通孔的纵向尺寸。介电层仅包覆于导电凸块的周围表面或更包覆于基材的部分表面上。
文档编号H01L21/02GK101494180SQ20081000468
公开日2009年7月29日 申请日期2008年1月21日 优先权日2008年1月21日
发明者何淑静, 刘安鸿, 李宜璋, 蔡豪殷, 黄祥铭 申请人:南茂科技股份有限公司;百慕大南茂科技股份有限公司