专利名称：半导体装置以及形成一半导体结构的方法
技术领域：
本发明是关于半导体装置，尤其关于存储器元件，更特别关于静态随机存取存储器(static random access memory，SRAM)存储单元的布局(layout)以及制造方法。
背景技术：
随着VLSI的电路不断的缩小，晶片(chip)中也放了更多的元件。这不单单是需要缩小元件的尺寸而已，也同时需要制造技术上的改进。以存储器晶片来举例说明，因为存储器晶片需要有高容量，降低布局所占的面积就变得非常重要。因此，在存储器晶片中的元件就会放得彼此非常接近，来节省所占的空间。
在存储器的研发过程中，布局面积、存储单元稳定度(cellstability)、以及待机电流(standby current)是一些最重要的考虑因素中的三个。也因此，CMOS SRAM存储单元就变成了在深次微米技术中的主流。图1显示了传统的六个晶体管(6T)SRAM存储单元的电路示意图，其中包含有通过栅(pass gate)晶体管10与24、拉高(pull-up)晶体管12与16、以及拉低(pull-down)晶体管14与18。通过栅晶体管10的栅极2以及通过栅晶体管24的栅极4同时被字线WL所控制，用来决定当下的SRAM存储单元是否被选择到。由拉高(pull-up)晶体管12与16、以及拉低(pull-down)晶体管14与18所形成的拴锁结构(latch)则存放一个状态。这样存放的状态可以透过位线BL以及BL_bar而读出去。
为了能有最大的存储密度，元件之间的距离，特别是N型阱(N-type well)跟P型阱(P-type well)之间的距离，必须要尽可能的缩小。这样的要求便挤压了MOS元件中的轻掺杂源/漏极(lightlydoped source/drain，LDD)区的布局设计规范(layout designrule)至极限的状况。
但是，存储器晶片的高存储密度也导致了一些问题。在深次微米SRAM设计中，因为制程的变异与袋形区注入(pocketimplant)的遮蔽效应，存储单元不匹配(dismatch)的问题就产生了。一般来说，袋形区注入是为了改善短沟道效应的特性(shortchannel characteristics)。袋形区注入所掺杂的掺杂物最好是放在LDD注入所产生的掺杂物的周边，且有一小部分是在栅极的底下。所以，在目前的技术中，旋转注入就经常的被使用。图2A显示了一传统中，形成MOS元件37的袋形区34与36所用的袋形区注入的示意图。两次具有倾斜角度的注入，用符号301与302的箭头表示，大约的跟栅电极38的长度方向垂直，分别形成了袋形区34与36。因为在传统的晶圆中，有些特征可能沿着相互垂直的X跟Y方向配置，所以，可能有的栅电极可能沿着X方向，而有些栅电极却沿着Y方向。因此，为了使所有的元件有类似的特性，旋转注入就变得非常必要了。
图2B显示图2A中的袋形区注入架构的俯视图，其中的旋转注入包含有四次的离子注入步骤301、302、621、与622，旋转环绕MOS元件37的四周。离子注入步骤621与622表示旋转到X方向的袋形区注入，且形成了图2A中的袋形区39。因为袋形区注入的掺杂物的导电型是跟MOS元件底下的阱区56(请见图2A)的导电型一样，阱区56的等效掺杂浓度，就因为这样不需要的袋形区注入39，而被提高了，所以也造成了较高的栅极引发的漏极漏电流(gateinduced drain leakage，GIDL)。此外，在源/漏极区(包含了LDD区)跟底下的袋形区34、36与39之间的寄生电容也会因为袋形区39所增加的掺杂浓度而增加。
另一个在传统存储器设计上所遭遇的问题是拉高(pull-up)晶体管12与16之间的起始电压不匹配，以及拉低(pull-down)晶体管14与18之间的起始电压不匹配(请对照图1)。图3显示了一个LDD注入架构的俯视图，用以表示形成图1中的NMOS元件14与18的LDD区的离子注入。在LDD注入中，一般包含有小倾斜角度的源/漏极LDD注入，以及大角度的袋形区注入。当NMOS元件14与18的LDD注入进行的时候，PMOS元件区域应该都是被光致抗蚀剂64所覆盖并保护。因为NMOS元件14与18的栅极是沿着X的方向，NMOS元件14与18的LDD区是以旋转到Y方向的离子注入步骤60所形成。但是，因为在一样的晶片/晶圆中，还有其他NMOS元件的栅极是沿着Y方向的，所以还是要进行离子注入步骤621与622。因为制程上的变异，原本希望在NMOS元件14与18正中间的光致抗蚀剂64，可能偏移，从原本所设计的地方跑掉，而变成了光致抗蚀剂66。因为离子注入步骤621与622有倾斜，光致抗蚀剂66会挡住了离子注入步骤621其中对于NMOS元件18所影响的部分，也会挡住离子注入步骤622其中对于NMOS元件14所影响的部分。因为光致抗蚀剂66比较靠近NMOS元件18，离子注入步骤621所产生的LDD注入就会被挡住的比较多，所以NMOS元件18的起始电压也会比较低。相反的，因为距离光致抗蚀剂66比较远，所以NMOS元件14之中所减少的离子注入量就比较少。因此，NMOS元件14与18就会有不匹配的起始电压。
所以，就需要有一种方法来解决以上所讨论的问题，且用来形成具有较低接面漏电流与较低寄生电容的存储器存储单元元件。
发明内容
本发明提供一半导体装置，包含有一基底以及一元件阵列。该元件阵列具有数个晶体管。该等晶体管的栅极大致设置于一栅方向。每个该等晶体管具有由数次离子注入所形成的数个袋形区。每个该等离子注入的旋转角度(rotate)大约与该栅方向垂直。每个晶体管是形成于一阱区，且每个晶体管的该等袋形区与该相对应的阱区具有一样的导电型。
本发明所述的半导体装置，于该元件阵列中的该晶体管是为N型金属氧化物半导体(NMOS)元件。
本发明所述的半导体装置，于该元件阵列中的该晶体管是为P型金属氧化物半导体(PMOS)元件。
本发明所述的半导体装置，该离子注入具有至少两次的离子注入步骤，每一次的离子注入步骤的倾斜角度大约是介于15到70度之间。
本发明所述的半导体装置，该元件阵列具有数个存储器元件阵列。
本发明所述的半导体装置，该存储器元件阵列包含有静态随机存取存储器(SRAM)元件阵列。
本发明提供一种形成一半导体结构的方法。首先，先提供一基底。形成一栅介电层以及一栅电极层于该基底上。图案化该栅电极层以及该栅介电层，以在至少一存储器元件阵列中，为了数个晶体管，形成数个栅结构。该存储器元件阵列中的PMOS与NMOS元件其中的至少一种的所有的栅极大致沿着同一栅方向设置。进行一离子注入制程，其注入的角度大约与该栅方向垂直，其中，该离子注入制程所搀杂的杂质，是与该等栅结构所在的阱区的杂质具有相同的导电型。
本发明所述的形成一半导体结构的方法，该离子注入制程具有一第一离子注入步骤，其旋转角度大约是0度，以及一第二离子注入步骤，其旋转角度大约是180度。
本发明所述的形成一半导体结构的方法，该离子注入制程的倾斜角度大约是介于15到70度之间。
本发明所述的形成一半导体结构的方法，该离子注入制程具有数个离子注入步骤。
本发明所述的形成一半导体结构的方法，该离子注入步骤具有不同的倾斜角度。
本发明所述的形成一半导体结构的方法，该存储器元件阵列中的P型金属氧化物半导体与N型金属氧化物半导体元件的所有的栅极大致沿着该栅方向设置。
本发明所述的形成一半导体结构的方法，该存储器元件阵列中的N型金属氧化物半导体元件的所有的栅极大致沿着该栅方向设置。
本发明所述的形成一半导体结构的方法，该逻辑电路与该存储器元件阵列中的P型金属氧化物半导体元件的所有的栅极大致沿着该栅方向设置。
本发明所述的形成一半导体结构的方法，另包含有进行一额外的离子注入制程，以形成轻掺杂源/漏极(LDD)区，其中，该额外的离子注入制程具有大致与该栅方向垂直的一倾斜角度。
本发明所述半导体装置以及形成一半导体结构的方法，可明显的改善漏电流。且光致抗蚀剂图案变异问题，就不会影响掺杂浓度，所以元件可以匹配的更好，而存储单元的效能也可以更好。
图1显示了传统的六个晶体管(6T)SRAM存储单元的电路示意图；图2A显示了一传统中，形成MOS元件37的袋形区所用的袋形区注入的示意图；图2B显示图2A中的袋形区注入架构的俯视图；
图3显示了一个LDD注入架构的俯视图；图4显示6T SRAM存储单元的部分布局图；图5至图7、图8A、图8B及图9至图10显示了本发明的实施例在制造过程中的中间阶段图。
具体实施例方式
图4到图10显示本发明的几个实施例，其中，类似的标号是用在类似的单元上。需注意的是，虽然本发明都以6T存储器存储单元来作为实施例，本发明也可以应用在具有不同晶体管数量的存储器存储单元中。此外，虽然说，因为CMOS SRAM的高密度，本发明非常适用于CMOS SRAM，但是，本发明的概念也适用于动态随机存取存储器(dynamic random access memory，DRAM)，或是其他种类的存储器，或是任何高集成度的集成电路(integrated circuit)。
图4显示6T SRAM存储单元的部分布局图，而6T SRAM存储单元的电路示意图已经在图1中显示过了。为了图形上的清楚，接孔(via)跟金属线(metal line)并没有显示。图上有四个栅导电物102、112、130、以及132，如果这些是用多晶硅所构成的，一般都称为栅多晶硅。这些栅导电物也可以用其他的导电材料所构成，像是金属或是金属硅化物等。栅导电物都沿着X方向放置，所以MOS元件14与18的沟道长度就位于Y方向。浅沟隔离(shallowtrench isolation，STI)106隔开了MOS元件的主动区。长方形104意味着当NMOS元件14与18在制作的时候，用以保护PMOS元件12与16的光致抗蚀剂的边界。
本发明的较佳实施例是特别适用于布局空间极为紧缩的存储器存储单元。从一个NMOS(拉低)元件的主动区，到一个PMOS(拉高)元件的距离L1，最好是小于约140纳米。此外，NMOS元件14跟18的主动区跟N型阱105之间的距离L2，最好是小于约75纳米。
图5到图10显示了本发明的实施例在制造过程中的中间阶段图。请参阅图5，其中显示有一基底70。基底70可以用一般的基底材料所构成，像是硅、硅锗(SiGe)、硅锗上的应力硅(strainedsilicon on SiGe)、绝缘物上覆锗(Germanium on insulator，GOI)、或是其他一般已知的材料。基底70最好包含有元件区100与200，而这两个区域用来形成不一样的NMOS元件。元件区100表示了图4中沿着线A-A’的剖面图，是一个用来形成存储器存储单元中的MOS元件的区域。在一较佳实施例中，另一种存储器存储单元的一MOS元件形成在元件区200。在另一个实施例中，输出入电路的一MOS元件形成在元件区200。在其他的实施例中，逻辑电路(logic circuit)中的一MOS元件形成在元件区200。在此说明书中，所谓逻辑电路是指在存储器晶片上，并没有执行存储器或是输出入功能的电路，可能具有中央处理器(centralprocessing unit，CPU)、图形处理器(graphic processing unit，GPU)、数字信号处理器(digital signal processing，DSP)单元、一存储器感测放大器(memory sense amplifier)电路、一译码器(decoder)电路、一选择器(selector)电路、或是类似的电路。一般而言，输出入所用的MOS元件多具有比起逻辑电路与存储器存储单元中的MOS元件厚的栅介电层。大致上来说，逻辑电路中的MOS元件的栅介电层的厚度可以少于约80％的输出入电路中的MOS元件的栅介电层厚度，或是介于30％到80％。此外，最好逻辑电路中的MOS元件的栅介电层厚度跟存储器存储单元中的MOS元件的栅介电层厚度大致相同。为了说明上的简明，图示与说明中的区域100跟200都是显示在同一个平面高度。但是，本领域技术人员可以知道，他们事实上是可以在不同平面高度的。
图5也显示了浅沟隔离106的形成。这些浅沟隔离106比较好的做法是先在基底70上形成一些沟渠(trench)、用介电材料(像是氧化硅或是HDP oxide)填入、然后用化学机械研磨(chemicalmechanic polishing)把表面弄平整。在区域100中的浅沟隔离106把基底区分成一些次区域。
图6显示P型阱72与N型阱74的形成。透过微影技术，光致抗蚀剂76被形成且图案化，覆盖在区域100与200的部分区域上。用N型掺杂物的一离子注入制程接着进行，来形成N型阱74。N型阱74中的掺杂物可以是锑(Antimony)或是/以及砷(arsenic)。光致抗蚀剂76接着去除。另一道光致抗蚀剂(未显示)接着用来遮住N型阱74。用P型掺杂物的一离子注入制程接着进行，来形成P型阱72。P型阱72中的掺杂物可以是硼(boron)或是/以及铟(indium)。
图7显示栅介电层与栅电极的形成。在区域100中，一栅介电层108与一栅电极112形成来覆盖在P型阱72与N型阱74上，所以可以连接之后形成的NMOS与PMOS元件的栅极。在区域200中，有一栅介电层208与一栅电极212。比较好的状况是栅电极112与212是单一方向的。也就是说，栅电极112与212的栅方向，一般也被称作MOS元件的沟道宽度方向，都是一样的。这样的栅方向，在图中是用D与D’所指的方向表示。
如同业界人士所知的，为了形成栅介电层108、208与栅电极112、212，一般是先形成一整片的栅介电层，接着形成一整片的栅电极层。这样的栅介电层最好用高介电常数的材料。栅电极层比较好的材料，可以是多晶硅、金属、或是金属硅化物。栅介电层与栅电极层可以接着被图案化，来分别形成栅介电层108、208与栅电极112、212。
图8A到图10显示了区域100与200中NMOS元件的形成，其中的区域100与200的剖面图是分别沿着图7中的线B-B’与C-C’所视的剖面图。
图8A显示了袋形区118的形成。这样形成袋形区的离子注入可以用硼B11、铟或是以上的组合。离子注入的角度是由一个旋转角度跟一个倾斜角度所决定。图8B显示图8A中区域100的一个俯视图。如果旋转角度β是定义为由跟栅方向D-D’垂直的一条直线E-E’开始，在图8B上所显示的平面上的角度，那倾斜注入781与782比较好的旋转角度是大约介于-10到10度，最好是很接近0度。类似的，倾斜注入801与802比较好的旋转角度是大约介于170到190度，最好是很接近180度。
请参照图8A，倾斜注入781与801形成了袋形区118。可以多加一道光致抗蚀剂，来限制袋形区118就坐落在靠近栅极112的周边附近。在较佳实施例中，执行了两个倾斜注入781与801。在其他的实施例中，可以执行四个或是更多的注入，每一个可以有不一样的倾斜角度α或是/以及不一样的注入能量。图8A显示了额外的倾斜注入782与802，但是更多次的倾斜注入也是可能的。不论注入的次数或是倾斜的角度是多少，每一次的倾斜注入的旋转角度是大约接近0或是180度。倾斜注入781、782、801与802的倾斜角度最好是介于15度到75度之间，这样袋形区118才可以延伸到栅电极112的底下。在袋形区118形成的同时，区域200中的袋形区218也可以同时形成。
图9显示轻掺杂源/漏极(lightly doped source/drain，LDD)区114与214的形成。LDD区114是用N形掺杂物，像是砷(arsenic)或是磷(phosphorus)，所注入形成。箭头821与831标示倾斜注入，其倾斜角度最好是介于0度到7度之间。但是，LDD注入也可以以近乎垂直的方式进行。在LDD区114形成的同时，区域200中的LDD区214也可以同时形成。如同袋形区的形成一样，如果LDD区114与214被有倾斜角度的注入制程所注入，可以多执行几次注入，如同额外的注入822与832所示，而每一次的倾斜角度可以不相同。但是，每一次注入的旋转角度最好接近0度或是180度。
图10显示侧壁子(spacer)120与220的形成，以及重掺杂源/漏极(N+S/D)区122与222的形成。侧壁子120与220是贴附在栅电极112与212的侧壁上。如同业界人士所知，侧壁子120与220一般是先全面性的在晶圆上沉积一介电层，然后用非等向性蚀刻来移除垂直表面上的那个介电层，所剩下来的介电层就变成了侧壁子120与220。侧壁子120与220也可以用来当作注入N+S/D区122与222时的掩膜的一部分。注入N+S/D区122与222时，是用N型掺杂物，像是砷(arsenic)或是磷(phosphorus)。
尽管先前所描述的步骤中，仅仅描述了NMOS元件的形成，但是此业界人士就可以同时了解PMOS元件的制造步骤。在形成NMOS元件的某些步骤中，PMOS区域最好是用掩膜遮着。一般来说，在形成PMOS元件的某些步骤中，NMOS区域也是最好用掩膜遮着。
在较佳实施例中，大致上，所有在区域100与200中的NMOS元件都有相同的单一栅方向，且所有在区域100与200中的PMOS元件也都有相同的单一栅方向。在其他一些实施例中，所有在区域100与200中的NMOS元件都有相同的单一栅方向，但是区域100与200中的PMOS元件可能有不一样的栅方向。在其他一些实施例中，所有在区域100与200中的PMOS元件都有相同的单一栅方向，但是区域100与200中的NMOS元件可能有不一样的栅方向。在其他一些实施例中，一存储器晶片具有一个以上的存储器元件阵列，可能有至少5个存储器元件阵列。可能存储器元件阵列中，只有NMOS元件、只有PMOS元件、或是NMOS跟PMOS元件一起都具有单一栅方向。在一些实施例中，存储器晶片的一个、多个或是全部的存储器阵列仅仅有PMOS元件或是NMOS元件的其中一种，这样制程可以更为简化。DRAM阵列，譬如说，就只有一种MOS元件。
本发明的实施例已经明显的改善了漏电流。相较于在先前技术中，用四个旋转角度所注入形成的袋形区，那额外的袋形区126并没有在本发明的实施例中出现。因此，MOS元件的GIDL漏电流就降低。实验数据中显示，通过栅NMOS元件10与24(参阅图1)的接面漏电流减少了90％。对于拉下NMOS元件14与18而言，接面漏电流下降了85％。
因为在本发明的较佳实施例中，袋形区跟LDD区的倾斜注入仅仅有两种旋转角度，图4中的光致抗蚀剂图案变异问题，就不会影响掺杂浓度，所以元件可以匹配的更好，而存储单元的效能也可以更好。
此外，本发明也可以适用于非单一栅方向的应用。譬如说，SRAM晶片中具有一存储器阵列跟一逻辑电路。存储器阵列中的NMOS元件的栅方向都一样，譬如说都是X或都是Y方向；但是逻辑电路的NMOS元件的栅方向则可能有两种，X方向或是Y方向。在形成NMOS元件的袋形区的过程中，可以用一道掩膜来区别存储器阵列与逻辑电路，来进行不一样的袋形注入。存储器阵列，因为具有单一栅方向，所以就进行仅有两种旋转角度的袋形注入。逻辑电路，因为有两种栅方向，所以就进行跟先前技术一样的四种旋转方向的袋形注入。这样，存储器阵列就可以有较低的待机电流，而逻辑电路就可拥有原始的元件特性。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下栅极2、4
通过栅晶体管10、24拉高晶体管12、16拉低晶体管14、18离子注入步骤301、302、621、622袋形区34、36、39MOS元件37栅电极38阱区56光致抗蚀剂64、66基底70P型阱72N型阱74光致抗蚀剂76倾斜注入781、782、801、802、821、822、831、832元件区100、200栅导电物102、112、130、132长方形104N型阱105浅沟隔离106栅介电层108、208栅电极112、212LDD区114、214袋形区118、218重掺杂源/漏极区122、222侧壁子120、220额外的袋形区12权利要求
1.一半导体装置，其特征在于，所述半导体装置包含有一基底；以及至少一元件阵列，具有数个晶体管，该晶体管的栅极设置于一栅方向；其中，每个该晶体管具有由数次离子注入所形成的数个袋形区，每个该离子注入的旋转角度大约与该栅方向垂直；以及其中，每个晶体管是形成于一阱区，且每个晶体管的该袋形区与该相对应的阱区具有一样的导电型。
2.根据权利要求1所述的半导体装置，其特征在于，于该元件阵列中的该晶体管是为N型金属氧化物半导体元件。
3.根据权利要求1所述的半导体装置，其特征在于，于该元件阵列中的该晶体管是为P型金属氧化物半导体元件。
4.根据权利要求1所述的半导体装置，其特征在于，该离子注入具有至少两次的离子注入步骤，每一次的离子注入步骤的倾斜角度大约是介于15到70度之间。
5.根据权利要求1所述的半导体装置，其特征在于，该元件阵列具有数个存储器元件阵列。
6.根据权利要求5所述的半导体装置，其特征在于，该存储器元件阵列包含有静态随机存取存储器元件阵列。
7.一种形成一半导体结构的方法，其特征在于，所述形成一半导体结构的方法包含有提供一基底；形成一栅介电层以及一栅电极层于该基底上；图案化该栅电极层以及该栅介电层，以在至少一存储器元件阵列中，为了数个晶体管，形成数个栅结构，其中，该存储器元件阵列中的P型金属氧化物半导体与N型金属氧化物半导体元件其中的至少一种的所有的栅极沿着同一栅方向设置；以及进行一离子注入制程，其注入的角度大约与该栅方向垂直，其中，该离子注入制程所搀杂的杂质，是与该栅结构所在的阱区的杂质具有相同的导电型。
8.根据权利要求7所述的形成一半导体结构的方法，其特征在于，该离子注入制程具有一第一离子注入步骤，其旋转角度大约是0度，以及一第二离子注入步骤，其旋转角度大约是180度。
9.根据权利要求7所述的形成一半导体结构的方法，其特征在于，该离子注入制程的倾斜角度大约是介于15到70度之间。
10.根据权利要求7所述的形成一半导体结构的方法，其特征在于，该离子注入制程具有数个离子注入步骤。
11.根据权利要求10所述的形成一半导体结构的方法，其特征在于，该离子注入步骤具有不同的倾斜角度。
12.根据权利要求7所述的形成一半导体结构的方法，其特征在于，该存储器元件阵列中的P型金属氧化物半导体与N型金属氧化物半导体元件的所有的栅极沿着该栅方向设置。
13.根据权利要求7所述的形成一半导体结构的方法，其特征在于，该存储器元件阵列中的N型金属氧化物半导体元件的所有的栅极沿着该栅方向设置。
14.根据权利要求7所述的形成一半导体结构的方法，其特征在于，该逻辑电路与该存储器元件阵列中的P型金属氧化物半导体元件的所有的栅极沿着该栅方向设置。
15.根据权利要求7所述的形成一半导体结构的方法，其特征在于，另包含有进行一额外的离子注入制程，以形成轻掺杂源/漏极区，其中，该额外的离子注入制程具有大致与该栅方向垂直的一倾斜角度。
全文摘要
本发明提供一种半导体装置以及形成一半导体结构的方法。该半导体装置包含有一基底以及一元件阵列。该元件阵列具有数个晶体管。该等晶体管的栅极大致设置于一栅方向。每个该等晶体管具有由数次离子注入所形成的数个袋形区。每个该等离子注入的旋转角度大约与该栅方向垂直。每个晶体管是形成于一阱区，且每个晶体管的该等袋形区与该相对应的阱区具有一样的导电型。本发明所述半导体装置以及形成一半导体结构的方法，可明显的改善漏电流。且光致抗蚀剂图案变异问题，就不会影响掺杂浓度，所以元件可以匹配的更好，而存储单元的效能也可以更好。
文档编号H01L21/8244GK1901203SQ20061000290
公开日2007年1月24日 申请日期2006年1月27日 优先权日2005年7月21日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司