专利名称：一种电感器件及其制备方法
技术领域：
本发明涉及半导体技术领域，具体涉及芯片中的电感器件，尤其涉及一种带全耗尽层区域的电感器件及其制备方法。
背景技术：
半导体技术领域的芯片中，集成有各种各样的器件，其中电感作为一种常用电子器件，也常与其它器件集成于芯片中制备。
图1所示为现有技术提供的集成于芯片中的电感器件的示意图。图1中
只示意给出了一个电感器件的结构，如图1所示，长方体示意结构的20为半导体衬底，长方体示意结构的30为互连结构层，互连结构层30位于半导体衬底20之上。现有技术中，半导体衬底20形成各种各样的器件，如MOS管、二极管等，互连结构层30包括多层金属层，可以形成金属连线用于电连接各种器件，从而形成整体功能电路。同时，现有技术中，互连结构层30中在形成金属连线时，也可以在某一层或某几层金属层中，形成平面金属线圈，用于形成电感。图1所示的31包括多个金属线圈，分别形成于互连结构层30的不同金属层中，金属线圏在Z方向平行布置，形成电感。图l所示半导体器件还包括形成于半导体衬底20的STI (Shallow TrenchInsulator,浅沟槽隔离)层21， STI层21恰好形成于金属线圏31的Z ( Z方向定义为垂直于半导体衬底上表面)方向的正下方，使金属线圏31下方的半导体衬底中的STI层区域电阻大大增加。由于，电感线圈通电时，会在其下方衬底上形成涡流效应，从而降低电感线圏的电感品质因子Q，通过现有技术形成于金属线圈31的Z方向正下方当STI层21，由于其STI层区域的电阻大大提高，可以有效降低在半导体衬底中产生的涡流效应，从而可以提高电感器件的电感品质因子Q。
但是，图1所示的现有技术电感器件采用STI层提高衬底电阻具有明显的缺点(1)由于STI层的形成需要CMP (Chemical MechanicalPlanarization,化学机械平坦化)过程来完成，由于CMP有堞形(Di shing )效应， 一般不能在电感线圏31正下方区域全部加STI层，衬底电阻值不能降低到最小；(2)由于STI层的制备工艺特点，决定了 STI层的高度(Z方向的深度)有限，这将限制电感器件性能的提高。
发明内容
本发明要解决的技术问题是，通过提高衬底电阻的方法提供一种涡流效应小、电感品质因子Q高的电感器件及其制备方法。
为解决上述技术问题，本发明提供的电感器件，包括位于互连结构层中的金属线圈，并且还包括通过第 一类型半导体掺杂和第二类型半导体掺杂在相邻区域之间交叉进行而形成的全耗尽层区域，所述全耗尽层区域形成于半导体衬底中并位于所述金属线圏的正下方。
根据本发明提供的电感器件，其中，全耗尽层区域在平行于金属线圈平面上的截面图形的面积大于或等于金属线圈的面积。所述金属线圈形成于互连结构层的不同金属互连层中。不同金属互连层中的金属线圈之间相互面平行并且在垂直于半导体衬底的上表面方向上对准排列。全耗尽层区域在垂直
于半导体衬底上表面方向的厚度范围为0. 2iLim至2jum。所述掺杂通过离子注入实现。所述第一类型为N型，所述第二类型为P型。所述全耗尽层区域包括N型掺杂区域和P型掺杂区域，所述N型掺杂区域的N型掺杂浓度与P型掺杂区域的P型掺杂浓度相互匹配，使所述N型掺杂区域和P型掺杂区域都形成全耗尽。
作为较佳技术方案，所述N型掺杂区域在平行于半导体衬底上表面的截面图形为正方形，所述P型掺杂区域在平行于半导体衬底上表面的截面图形为正方形，每个N型掺杂区域四周为P型掺杂区域，每个P型掺杂区域四周为N型掺杂区域。
作为又一实施例，所述N型掺杂区域在平行于半导体衬底上表面的截面图形为长方形，所述P型掺杂区域在平行于半导体衬底上表面的截面图形为长方形。
根据本发明提供的电感器件，其中，所述电感器件还包括形成于半导体衬底之中的浅沟槽隔离层，所述浅沟槽隔离层相邻位于耗尽层区域之上。所
小相同。
本发明同时提供该电感器件的制备方法，其特征在于包括以下步骤
(1) 提供半导体衬底，在所述半导体衬底上的第一区域上进行第一类型半导体掺杂，在所述半导体衬底上的第二区域上进行第二类型半导体掺杂，其中第二区域与所述第一区域相互相邻交叉分布，使第二区域与第 一 区域共同形成全耗尽层区域；
(2) 在所述半导体衬底上构造互连结构层时，在所述全耗尽层区域正上方的互连结构层中制备金属线圈。根据本发明提供的制备方法，其中所述掺杂是通过离子注入实现。所述金属线圈形成互连结构层的金属层中，金属线圈平行于半导体衬底上表面。
所述第 一类型半导体掺杂和在半导体衬底其它区域上形成MOS器件时的第一类型半导体掺杂同步进行，所述第二类型半导体掺杂和在半导体衬底其它区域上形成MOS器件时的第二类型半导体掺杂同步进行。所述第一类型为N型时，所述第二类型可以为P型；所述第一类型为P型时，所述第二类型可以为N型。所述全耗尽层区域在平行于金属线圏平面的截面图形的面积大于或等于金属线圈的面积。
本发明的技术效果是，位于金属线圈正下方的全耗尽层区域的电阻相比传统的半导体衬底电阻大大提高，可以有效降低在半导体衬底产生的涡流效应，从而可以提高电感器件的电感品质因子Q。同时，其全耗尽层区域采用掺杂的方法实现，制备方法筒单，不增加电感器件的工艺成本。
图1是现有技术提供的集成于芯片中的电感器件的示意图；图2是本发明提供的电感器件的结构示意图3是图2所示的全耗尽层区域第一具体实施例的XY平面示意图；图4是图2所示的全耗尽层区域第一具体实施例的立体结构示意图；图5是图2所示的全耗尽层区域第二具体实施例的XY平面示意图；图6是图2所示的全耗尽层区域第二具体实施例的立体结构示意图；图7是本发明所提供的电感器件的又一实施例结构示意图；图8是本发明所提供的形成如图2所示实施例电感器件的制备方法示意图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
图2所示为本发明提供的电感器件的结构示意图。如图2所示，该实施例提供了一个电感器件的示意图，该电感器件形成于半导体衬底50和互连结构层60中，其中Z方向为垂直半导体衬底上表面的方向。互连结构层30包括多层金属层，现有技术中，金属层一般相互平行并同时与半导体衬底上表面平行，在金属层中，通过大马士革工艺或普通金属刻蚀工艺可以形成金属线圏，因此，该电感器件首先包括形成于不同金属层的金属线圏61。在该实施例中，电感器件包括4个分别位于不同金属层的金属线圈，电感线圈的数量不受本发明限制，可以是一个或者一个以上；金属线圈61为圓形，在Z方向平行布置，四个线圈大小相同，并在Z方向对准排列，金属线圈61的具体形状不受本发明限制，例如还可以是正方形，只要形成封闭线圏即可。通常在芯片的互连结构层之下为半导体衬底50,半导体衬底50中，在金属线圈61的正下方(根据Z方向)，形成了一个全耗尽层区域51，全耗尽层区域51的在XY平面的截面积大于或等于金属线圏61的面积，根据半导体常识可知，全耗尽层区域中载流子浓度非常小，其不导电或者电阻很高，方块电阻可以达到1OK欧姆以上数量级，全耗尽层区威51和金属线圏31共同组成了电感器件。由于全耗尽层区域51的存在，金属线圏31在通电时，图示
大大减小，从而能够提高该半导体器件的电感品质因子Q。通过全耗尽层区
9域提高衬底电阻和现有技术的电感器件中通过STI提高衬底电阻有异曲同工之妙。在该实施例中，全耗尽层区域为长方体形状，但是其具体形状不受本
发明限制，只要其在XY平面的截面面积大于或等于金属线圈面积即可；如果全耗尽层区域在XY平面的截面面积小于金属线圈面积，其降低电阻的作用相对减小，对提高电感器件的电感品质因子Q技术效果相对减弱。需要指出的是，在图2所示实施例中只是一个电感器件的示意图，任何多个该电感器件的排列形式不受本发明限制，甚至可以实现多个电感器件中，只要全耗尽区域足够大，多个电感器件的金属线圏可以共用 一个全耗尽层区域。
图3所示为图2所示的全耗尽层区域第一具体实施例的XY平面示意图，图4所示为图2所示的全耗尽层区域第一具体实施例的立体结构示意图。如图3和图4所示，该全耗尽区域是通过第一类型半导体掺杂和第二类型半导体掺杂在相邻区域之间交叉进行形成，在该实施例中，第一类型为N型，第二类型为P型。其中区域511、 513、 515、 517、 519为N型半导体4参杂，区域512、 514、 516、 518为P型半导体4参杂，区域511、 512、 513、 514、 515、516、 517、 518、 519大小形状相同，在XY平面截面均为正方形。以区域515为例，区域515为N型^^杂，^旦在其四周均为P型4参杂，才艮据PN结的原理，四周的P掺杂会在N型掺杂区域515中都形成一块一C尽区域，在N型4参杂区域515在足够小的情况下，在本实施例中，如果N型掺杂区域的掺杂浓度为A， P型掺杂区域的掺杂浓度为B，假设在两个掺杂浓度下计算出一个N型掺杂区域对P型掺杂区域产生的耗尽层的厚度为C、以及一个P型掺杂区域对N型掺杂区域产生的耗尽层的厚度为D,那么D的两倍如果大于或者等于N型掺杂区域515的正方形边长T，周围P型掺杂区域共同作用会使区域515为全耗尽区域；反过来可以根据N型掺杂区域515的正方形边长T计算出要达到全耗尽所需的N型掺杂浓度和P型掺杂浓度，这个过程为掺杂浓度匹配
过程，通过两者的不同类型掺杂浓度的匹配，可以实现区域515为全耗尽区 域。同理对于P型掺杂区域，也可以变为全耗尽区域(不考虑边缘效应的情 况下)，于是区域511、 512、 513、 514、 515、 516、 517、 518、 519共同形 成全耗尽层区域51。在该实施例中，耗尽层区域51被划分为9个，其具体 数量不受本发明限制，在应用实施例中，其数量一般是远大于9个。另外需 要指出的是半导体衬底可以是P型衬底或者N型衬底，其具体类型不受本发 明限制。区域511、 512、 513、 514、 515、 516、 517、 518、 519在Z方向的 厚度相同，其范围为0. 2jum至2Mfli，本实施例中优选为0. 5jum。通过离子 注入掺杂有更好的区域图形准确性以及掺杂的深度更大，因此本实施例中优 选离子注入方式4参杂。
图5所示为图2所示的全耗尽层区域第二具体实施例的XY平面示意图， 图6所示为图2所示的全耗尽层区域第二具体实施例的立体结构示意图。在 该实施例中，全耗尽层区域51包括N型纟参杂区域511、 513以及P型纟参杂区 域512， N型掺杂区域和P型掺杂区域相互交互排列。与图3和图4所示实 施例相同，其N型掺杂区域的掺杂浓度与P型掺杂区域的掺杂浓度通过其XY 平面截面的长方形宽来匹配计算。因此具体N型#^杂区域和P型#^杂区域的 形状可以根据不同要求来设计，只要其能实现全耗尽即可，例如，还可以相 互交叉排列的三角形区域形状。
通过以上描述，位于金属线圈正下方的全耗尽层区域的电阻相比'传统的 半导体衬底电阻大大"t是高，可以有效降^氐在半导体衬底产生的涡流效应，/人 而可以提高电感器件的电感品质因子Q。相比图1所示现有技术的STI层， 该电感器件不依赖于STI工艺，通过离子注入的掺杂方式， 一般N型或P型
ii阱的掺杂深度为STI深度的两倍左右，因此可以形成相比STI层可以实现更 大范围更大厚度的全耗尽层区域，因此，提高衬底区域电阻的效果更佳。
图7所示为本发明所提供的电感器件的又一实施例结构示意图。该实施 例与图2所示实施例的主要区别在于，该电感器件还包括形成于一层浅沟槽 隔离层52，浅沟槽隔离层52通过浅沟槽隔离工艺在半导体衬底中形成，一 般是先形成浅沟槽隔离层52，再通过离子注入的掺杂方式在浅沟槽隔离层 52下方形成耗尽层区域51。耗尽层区域51的上表面与浅沟槽隔离层52的 底面直接接触，半导体衬底50中形成浅沟槽隔离层52后，半导体衬底50 的部分上表面变为耗尽层区域与浅沟槽隔离层52的交界处。在该实施例中， 浅沟槽隔离层51和耗尽层区域5 2在平行于半导体衬底上表面的截面的形状 大小相同，结合背景技术可知，耗尽层区域51和耗尽层区域52均可提高金 属线圏61下方半导体衬底的电阻，使可以有效降低在半导体衬底产生的涡 流效应，提高电感器件的电感品质因子Q。
进一步，本实施方式提供形成如图2所示实施例电感器件的制备方法。 图8所示为本发明所提供的形成如图2所示实施例电感器件的制备方法 示意图。如图8所示电感器件的制备方法包括以下步骤 步骤Sll，提供半导体衬底。
由于电感器件往往是和其它功能器件一起形成芯片，在该实施例中，半 导体衬底上不只是形成电感器件，其也寸以是用于形成其它如MOS器件的半 导体衬底，半导体衬底可以根据具体情况选择P型或者N型。
步骤S12,在半导体衬底的第一区域上进行第一类型半导体掺杂。 在该步骤中，在半导体衬底上预先选定的第一区域上进行第一类型半导体掺杂，可以通过光刻构图选定第一区域。需要指出的是，该掺杂过程可以 和在半导体衬底上其它区域的第一类型半导体掺杂同时进行，例如，第一半
导体类型掺杂为N型离子注入时掺杂时，在定义衬底其它区域形成MOS管N 型掺杂区域时，可以同时定义第一区域图形及其面积大小，在对其它区域形 成MOS管的N型离子注入掺杂时，同步进行第 一区域的N型离子注入掺杂。 步骤S13,在半导体衬底的第二区域上进行第二类型半导体掺杂。 在该步骤中，在半导体衬底上预先选定的第二区域上进行第二类型半导 体掺杂，同样通过光刻构图选定第二区域，第二区域与步骤12所述的第一 区域相互相邻并交叉分布，使第二区域与第 一 区域共同形成全耗尽层区域。 需要指出的是，该掺杂过程可以和在半导体衬底上其它区域的第二类型半导 体掺杂同时进行，例如，第二半导体类型掺杂为P型离子注入时掺杂时，在 定义衬底其它区域形成MOS管P型掺杂区域时，可以同时定义第二区域图形 及其面积大小，在对其它区域形成MOS管的P型离子注入掺杂时，同步进行 第二区域的P型离子注入掺杂。因此，该步骤13和步骤12都是可以和其它 器件的掺杂工艺过程集成在一起的，体现出了该方法制备全耗尽层区域的低 成本优势。
步骤S14，在所述半导体衬底上构造互连结构层时，在所述全耗尽层区 域正上方的互连结构层中制备金属线圈。
在该步骤中，互连结构层的金属线圈是形成与互连结构层的不同金属层 中的， 一般是通过大马士革工艺或普通金属刻蚀工艺形成。
至此，图2所示的电感器件基本制备形成。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的 实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
权利要求
1. 一种电感器件，包括位于互连结构层中的金属线圈，其特征在于，还包括通过第一类型半导体掺杂和第二类型半导体掺杂在相邻区域之间交叉进行而形成的全耗尽层区域，所述全耗尽层区域形成于半导体衬底中并位于所述金属线圈的正下方。
2. 根据权利要求1所述的电感器件，其特征在于，全耗尽层区域在平行于 金属线圈平面上的截面图形的面积大于或等于金属线圈的面积。
3. 根据权利要求1所述的电感器件，其特征在于，所述金属线圏形成于互 连结构层的不同金属互连层中。
4. 根据权利要求3所述的电感器件，其特征在于，不同金属互连层中的金 属线圏之间相互面平行并且在垂直于半导体衬底的上表面方向上对准排 列。
5. 根据权利要求1所述的电感器件，其特征在于，所述第一类型为N型， 所述第二类型为P型。
6. 根据权利要求5所述的电感器件，其特征在于，所述全耗尽层区域包括N 型掺杂区域和P型掺杂区域，所述N型掺杂区域的N型掺杂浓度与P型 掺杂区域的P型掺杂浓度相互匹配，使所述N型掺杂区域和P型掺杂区 域都形成全耗尽。
7. 根据权利要求6所述的电感器件，其特征在于，所述N型掺杂区域在平行于半导体衬底上表面的截面图形为正方形，所述P型掺杂区域在平行 于半导体衬底上表面的截面图形为正方形，每个N型掺杂区域四周为P型掺杂区域，每个P型掺杂区域四周为N型掺杂区域。
8. 根据权利要求6所述的电感器件，其特征在于，所述N型掺杂区域在平行于半导体衬底上表面的截面图形为长方形，所述P型掺杂区域在半导 体衬底上表面的截面图形为长方形。
9. 根据权利要求1所述的电感器件，其特征在于，全耗尽层区域在垂直于 半导体衬底上表面方向的厚度范围为0. 2 ia m至2 ja m。
10. 根据权利要求1所述的电感器件，其特征在于，所述掺杂通过离子注入 实现。
11. 根据权利要求1所述的电感器件，其特征在于，所述电感器件还包括形 成于半导体衬底之中的浅沟槽隔离层，所述浅沟槽隔离层相邻位于耗尽 层区域之上。
12. 根据权利要求11所述的电感器件，其特征在于，所述浅沟槽隔离层和耗 尽层区域在平4亍于半导体衬底上表面的截面的形状大小相同。
13. —种制备如权利要求1所述电感器件的方法，其特征在于，包括以下步 骤(1)提供半导体衬底，在所述半导体衬底上的第一区域上进行第一 类型半导体掺杂，在所述半导体衬底上的第二区域上进行第二 类型半导体掺杂，其中，第二区域与所述第一区域相互相邻交叉分布，使第二区域与第一区域共同形成全耗尽层区域； (2 )在所述半导体衬底上构造互连结构层时，在所述全耗尽层区域 正上方的互连结构层中制备金属线圈。'
14. 根据权利要求13所述的方法，其特征在于，所述掺杂是通过离子注入实 现。
15. 根据权利要求13所述的方法，其特征在于，所述金属线圈形成于互连结构层的金属层中，金属线圈平行于半导体衬底上表面。
16.艮据权利要求13所述的方法，其特征在于，所述第一类型半导体"^参杂和在半导体衬底其它区域上形成M0S器件时的第一类型半导体掺杂同步进行，所述第二类型半导体掺杂和在半导体衬底其它区域上形成M0S器件时的第二类型半导体掺杂同步进行。
17. 根据权利要求13或16所述的方法，其特征在于，所述第一类型为N型，所述第二类型为P型。
18. 根据权利要求13所述的方法，其特征在于，所述全耗尽层区域在平行于金属线圈平面的截面图形的面积大于或等于金属线圏的面积。
全文摘要
一种电感器件及其制备方法，属于半导体技术领域。本发明提供的电感器件包括金属线圈、以及通过第一类型半导体掺杂和第二类型半导体掺杂在相邻区域之间交叉进行而形成的全耗尽层区域，全耗尽层区域形成于半导体衬底中并位于所述金属线圈的正下方。该发明的电感器件相比传统技术，能提高电感器件的电感品质因子Q；同时，其全耗尽层区域采用掺杂的方法实现，制备方法简单，不增加电感器件的工艺成本。
文档编号H01L21/02GK101533839SQ20091004963
公开日2009年9月16日 申请日期2009年4月21日 优先权日2009年4月21日
发明者张拥华, 彭树根, 坡 黎 申请人:上海宏力半导体制造有限公司