专利名称：从电源vdd到io管脚之间的一种新型nmos箝位及其应用方法
从电源VDD到IO管脚之间的一种新型NMOS箝位及其应用 方法相关申请的交叉参考这一专利申请可参考同一作者所著的20040257728美国专利申请。发明的背景本发明适用的领域本发明所相关的领域是用于芯片中的静电放电保护(ESD)半导体器件线路，更具 体的是指在电源(VDD)和输入/输出管脚(I/O PAD)中连接电器件可提供一个箝位的静电 保护装置，而此输入/输出I/O管脚在正常的情况下可以承受高于VDD电源电压。相关已知的专利文献静电放电(ESD)是一种由一个物体对另外一个物体转移电荷的极短暂的现象。快 速的电荷转移所产生的瞬间电位差足以击穿绝缘介质如栅极的双氧化层(Si02)，从而使 MOS管永久失效。普通的ESD保护器件是在受保护的管脚上连接不同的集成电路元件在ESD 的暂态高压下开启，而平时呈关闭状态，开启后可在瞬间连接对地的回路，使ESD电流有效 地得到疏导，从而避免输入/输出管脚和内部的的电路受到损坏。
图1(已有技术)所示的是一个典型的静电防护网，在这套电路中，一个内部的信 号电压S20从内部电路中传输到输出管脚(PAD) 24上，驱动级的反相器由N型MOS管W8 和P型的MOS管P18组成。反相器的输出端直接与管脚24相连。除此之外，二个保护电 路N2和P2构成一个保护网络，使得在PAD24上如果有瞬态负电压脉冲的情况下，这一保 护网络接通了去电源(VDD)30和地(VSS)IO的回路。同样如果有一个正的高压脉冲冲击 管脚24，则会正向导通P2由管脚到VDD的二极管，和N2中由漏端到衬底的反相二极管，使 得电流可以分流到地和电源VDD的金属环上。然而，采用这样的PM0S，其N阱上拉到电源 VDD,使得管脚端无法承受高于VDD的电压。例如当VDD工作电压是在3. 3伏的情况下，如 果管脚24上面承载一个5伏的信号，就会使PN结二极管正向导通而造成可观的漏电流。 克服这一正向导通二极管特性的方法之一是悬浮N阱(FloatingN well)。自偏置N阱的 PMOS管可以同时用在输出驱动和ESD放电保护上，当IO管脚端口有高于VDD的电压时，悬 浮N阱可以承载高于VDD的电压而不会造成二极管正向导通。对于正常工作而言，自偏置 的PMOS管则会使N阱衬底端接到VDD上。(详见"ESDProtection in a Mixed Voltage Interface and Multirail Disconnected Power Grid Environment in 0. 50—and 0. 25-um Channel Length CMOS Technologies" , by Steven H. Voldman, IEEE Transactions on Components, Packaging, and Manufacturing Technology—Pt. A Vol. 18(2), p. 303-313, June 1995)美国专利5，969，541给出了一个如何控制自偏置N阱的办法(Waggoner)美国专利6，353，520建议采用串联的二极管，连接VDD到10端口，而10端口到 VSS则用下挂的串联NMOS来解决10端口高压的问题，以避免双氧化层的击穿。(Anderson 等)美国专利6，181，214采用了下挂的串联(Cascaded)NMOS管作为输入的ESD放电保护，置于IO管脚和VSS之间，其IO管脚也是可以承载高于电源电压的电位。(Schmott et al)美国专利6，444，511展示了一种增强型用于从IO管脚到VSS ESD放电保护的下 挂串联型NMOS管的生产工艺。发明综述 本项发明的一个主要目标是解决静电放电保护电路中被保护的管脚需要承载高 于电源电压的电位的问题。这样一个ESD保护组件或网络，即要和IO管脚一样在正常的工 作情况下承载高于VDD的电位，同时又要有能力在ESD冲击下回闪(Snapback)到低阻抗对 地回路，并且箝位在较低的电压上以便放电电流能够顺利地通导至地，从而达到保护集成 电路内部敏感电路的目的。本发明的另一个目标是提供一种不受电源上电、下电(Power ON/OFF)干扰的静电 放电保护装置，也就是在以上二种情况下，都不会产生瞬态漏电流的现象发生。本发明的第三个目的是提供一种摆脱完全硅金属化的步骤，因此在任何情况下都 不需要硅金属化的阻断层本项发明的第三个目标是提供一种可热插拔的静电放电保护组件，也就是说在电 源还开着的时候，插入和拔出管脚，都不会造成漏电流，即使在瞬态的情况下。本项发明的第四个目标是提供一种静电放电防护组件，使得从电源VDD到管脚在 正常工作情况下呈高阻状态，在ESD的冲击下可以回闪(Snapback)到低阻状态而同时可以 保持即使在大电流状态下仍然是低电压的状态(Low Holding Voltage)，这一工作状态类 似于双极型二极管(BST)的工作状况。本项发明进一步的目标是对任意二个不同电位的端点提供一种静电放电保护组 件，由于Nmos管的对称性，其保护的任意一个端口的电位与VDD之间的保护网络可以承受 高于另一端的电位，比如二个不同的电源。本项发明仍然可以进一步达到更低的触发电压。因为当ESD脉冲冲击10管脚的 时候，其Nmos管的P衬底处在悬浮状态，有助于PNPN管在静电放电的情况下有效地导通。本项发明提供了一种优异的新型ESD放电保护器件和实施方法，采用本项发明的 NPN器件，用在从VDD到10管脚中，或者在二个不同电位的电源端上，不仅可以起到有效的 保护作用，而且由于它的P-衬底成悬浮状态，可更有利于低触发电压和早开启的特性，从 而更加有利于深毫微米(< 90nm)线的工艺。本项发明所附的多幅示意图的说明如下图1所示的是一个常用的ESD保护网络可在多个已有技术中找到。在10管脚到 VDD电源的保护元件是一个普通的Pmos管。其栅极是连接到VDD电源上，而从10管脚到 VSS则是一个栅极和源端接地的NMOS管。图2所示的是一个已有技术(美国专利号6，353，520，Anderson等人)。其从10 管脚到VDD电源的保护组件是一个由一达林顿二极管串联组成(Dar 1 ington)，而从10管脚 到VSS的保护是通过一个下挂串联的NMOS管组成，该技术可以是10管脚承受高于VDD电 压的信号。图3所示的是一个自偏置N-阱的技术，可同时用于静电保护和输入驱动的反相 器，这一已有技术可以实现当10管脚高于VDD电压时，其悬浮N-阱自动和VDD电源分离，从而杜绝了正向偏置的PN结二极管的生成，而当常态工作的时候，其N-阱自动和VDD电源 相连。图4是本项发明所建议的第一套实施方案线路图。其中在VDD和IO管脚之间置 放了一个NM0S，由于NMOS管通常是源端接地，而图4中变异的NMOS在多晶栅极接地的情形 下类似于从VSS到IO的NM0S，唯一区别是VDD_NM0S的两端都是高电压。从而构成以NPN 的静电放电结构而形成保护网络。图5是另一抗高压的推荐电路，如此，加多一个传输门的NMOS管，从VDD到IO管 脚就可以承载大于5伏的电压。这在3. 3伏的半导体工艺中起了很大的作用。图6是本专利推荐的第三套实施方案。在NM0S32的源端接至VDD30，采用ρ+离子 注入53和N-阱注入52，一个寄生的PNPN结构就形成了。根据已有技术所知，本发明的实施方案不仅局限于此，而是可以延伸应用于只要 是二端电位不同、需要有钳位的保护网络，比如不同的电源VDD之间或者是管脚到VDD电源 之间。 具体实施方案现在参考图4的电路图，在管脚24和VDD30之间有一个NMOS管。它看上去和从 VSS到IO的NMOS完全相似，虽然都是寄生的NPN结构，唯一不同的是第一个NMOS它的第 一个N扩散区是直接连到VDD30，它的第二个Nmos扩散区连到管脚24也就是说没有任何 一个η+扩散区是接低电位.由于其基底在静电冲击下处于悬浮状态，而不像IO到VSS的 NMOS管其源端和地衔接，所以更易于进入触发状态而达到静电保护的目的。参照附图，这 一套推荐方案管脚24可承载大于VDD的电压，只要其承载的电压不大于栅极的击穿电压。 VSS-NMOS12和VDD-NM0S32在正常的工作状态下是关断的，当ESD脉冲对VSS冲击时，栅极 接地的NM0S12回闪而工作在双极型三极管的状态下，从而使管脚24的放电电流流过一个 很小阻抗到VSS地10，多余的电荷也可以经由反偏二极管流掉。当管脚24对VDD30放电 时P-型衬底被悬式PAD24到VDD进入回闪状态，形成放电低阻回路，二种情况下都不会影 响内部电路。现在参考图5的电路图.在这一推荐的实施方案中NM0S20的栅极接到VDD电源 (30)而其漏端是接IO管脚(PAD20)，它的作用类似于传输门(Transmission Gate)，它的作 用是减低电压摆幅(Swing)，并且可以使管脚能够承载更高的电压(VDD电位)。现在参照图6，这个延伸是我们的第三套实施方案。在NM0S32的源端接至VDD30， 采用P+离子注入53和N-阱注入52，一个寄生的PNPN结构就形成了，而且等效电路图则画 在虚线的框里，Nmos32仍然可以在N-扩散区5通过N-阱的高阻性电阻连接到VDD30上。 同理Nmosl2中的源端N-扩散区57短接到P-衬底55的地端VSS10.根据已有技术所知，本发明的实施方案不仅局限于此，而是可以延伸应用于只要 是二端电位不同需要有钳位的保护网络，比如不同的电源VDD之间或者是管脚到VDD电源 之间。
权利要求
在电源VDD和IO管脚之间或在两条有着相同或不同电位的电源线之间使用一种NMOS。
2.权利要求1的VDD-NM0S设置由以下构件组成1)带一个P-基底的芯片；2)在正常 P-P阱上的第一 n+区域；3)在该P阱中的第二 n+区域，在两个第一第二 n+区域之间的一 个栅极；4) 一个寄生的NPN结构包括由第一 n+扩散区形成的发射极，由p阱形成的寄生 基底和由第二 n+扩散区形成的集电极。
3.根据权利要求2，连接vdd-nmos的多晶栅极具有正常的N沟道注入。
4.根据权利要求1，此设置具有连接到地位的P-基底的基底引线。
5.权利要求1中的NM0S管其源端是接VDD的；而其漏端接输入输出管脚，或是任意不 同电位的电源线。
6.权利要求5中的NM0S管其基底是悬浮的而且不和任意以个n+的扩散区相连接。
全文摘要
本发明提出一种半导体工业中防止静电放电至集成电路(IC)的保护网络。更确切地说，它是提供从电源(VDD或VSS)线到IO管脚之间一种新型NMOS箝位静电保护器件和系统，同时IO管脚也可承受高于电源电位的电压。使用传统的NMOS使其源端接VDD漏端接输入输出管脚(HV-pad)，其p+的基底在静电的冲击下呈悬浮状态，一种耐高压的静电放电保护(HVESD)就此得以形成，该设置不仅保护了内部环路，而且不受两个节点上的电压差和上电下电所产生的后果的干扰，并且这一设置也可用于热插拔之需，这就意味着在电源开启状态下插入这样的装置，就不会介入任何明显的瞬态漏电流。
文档编号H01L27/06GK101859766SQ200910133598
公开日2010年10月13日 申请日期2009年4月13日 优先权日2009年4月13日
发明者胡煜 申请人:苏州芯美微电子科技有限公司