专利名称：一种用于完全硅金属化工艺的高压静电保护器件及其相应的生产方法
一种用于完全硅金属化工艺的高压静电保护器件及其相应
的生产方法 发明的背景本发明适用的领域本发明所相关的领域是用于芯片中的静电保护半导体器件线路，更具体的是指在 电源(VDD)和输入/输出管脚(PAD)中连接电器件可提供一个箝位的静电保护装置，而此 输入/输出管脚在正常的情况下可以承受高于VDD电源电压。相关已知的专利文献静电放电(ESD)是一种由一个物体对另外一个物体转移电荷的极短暂的现象。快 速的电荷转移所产生的瞬间电位差足以击穿绝缘薄膜介质如栅极的双氧化层(Si02)，从而 使M0S管永久失效。普通的ESD保护器件是在芯片的生产过程中制造出一些特殊的集成 电路元件，这些器件在正常的电压工作范围内呈关闭状态，而在静电的触发下形成一个对 地的低电阻回路，使ESD电流被有效地疏导，从而避免输入/输出管脚和内部的电路受到损 坏。
图1(已有技术)所示的是一个典型的静电防护网，在这套电路中，一个内部的信 号电压S20从内部电路中传输到输出管脚(PAD) 24上，驱动级的反相器由N型M0S管附8和 P型的M0S管P18组成。反相器的输出端直接与管脚24相连。除此之外，二个保护电路N2 和P2构成一个保护网络，使得在PAD24上如果有瞬态负电压脉冲的情况下，这一保护网络 接通了去电源(VDD)30和对地(VSS) 10的回路。同样如果有一个正的高压脉冲冲击管脚24， 则会正向导通P2由管脚到VDD的二极管，和N2中由漏到衬底的反相二极管，使得电流可以 分流到地和电源的金属环上。然而，采用这样的PM0S，其N阱上拉于电源VDD，使得管脚端无 法承受高于VDD的电压。例如当VDD工作电压是在3. 3伏的情况下，如果管脚24上面承载一 个5伏的信号，就会使PN结二极管正向导通而造成可观的漏电流。克服这一正向导通二极 管特性的方法之一是悬浮N阱(Floating N well)。自偏置N阱的PM0S管可以同时用在输 出驱动和ESD放电保护上，当10管脚端口有高于VDD的电压时，悬浮N阱可以承载高于VDD 的电压而不会造成二极管正向导通。对于正常工作而言，自偏置的PM0S管则会使N阱衬底 端接至IJVDD上。(详见〃 ESD Protection in a Mixed Voltage Interface and Multirail Disconnected Power Grid Environment in 0. 50—and 0. 25-um Channel Length CMOS Technologies" , by Steven H. Voldman,IEEE Transactions on Components, Packaging, and Manufacturing Technology—Pt. A Vol. 18(2), p. 303-313, June 1995)美国专利5，969，541给出了一个如何控制自偏置N阱的办法(Waggoner)美国专利6，353，520建议采用串联的二极管，连接VDD到10端口，而10端口到 VSS则用下挂的串联NM0S来解决10端口高压的问题，以避免双氧化层的击穿。(Anderson 等)美国专利6，181，214采用了下挂的串联(Cascaded) NM0S管作为输入的ESD放电 保护，置于10管脚和VSS之间，其10管脚也是可以承载高于电源电压的电位。(Schmott etal)
美国专利6，444，511展示了一种增强型用于从10管脚到VSS ESD放电保护的下 挂串联型NM0S管的生产工艺。发明综述本项发明的一个主要目的是解决静电放电保护电路中被保护的管脚需要承载高 于电源电压的电位的问题。这样一个ESD保护组件或网络，即使和10管一样在正常的工作 情况下承载高于VDD的电位，同时又要有能力在ESD冲击下回闪(Snapback)到低阻抗对地 回路，并且箝位在较低的电压上以便放电电流能够顺利地通导至地，从而达到保护集成电 路内部敏感电路的目的。本发明的另一个目标是提供一种不受电源上电、下电(Power ON/OFF)干扰的静电 放电保护装置，也就是在以上二种情况下，都不会产生瞬态漏电流的现象。本发明的第三个目的是提供一种摆脱完全硅金属化的步骤，因此在任何情况下都 不需要硅金属化的阻断层(Salicide Blocking Layer) 0本项发明的第四个目标是提供一种可热插拔的静电放电保护组件，也就是说在电 源还开着的时候，插入和拔出管脚，都不会造成漏电流，即使是在瞬态的情况下。本项发明的第五个目标是提供一种静电放电防护组件，使得从VDD到管脚在正常 工作情况下呈高阻状态，在ESD的冲击下可以回闪(Snapback)到低阻状态而同时可以保 持，即使在大电流状态下仍然是低电压的状态(Low Holding Voltage)，这一工作状态类似 于双极型二极管(BJT)的工作状况。本项发明的进一步的目标是对任意二个不同电位的端点提供一种静电放电保护 组件，由于Nmos管的对称性，其保护的任意一个端口的电位与VDD之间的保护网络可以承 受高于另一端的电位，比如二个不同的电源。本项发明仍然可以进一步达到更低的触发电压。因为当ESD脉冲冲击10管脚的 时候，其Nmos管的P衬底处在悬浮状态，有助于NPN管在静电放电的情况下有效地导通。同理，实现本专利目标的方法之一，其第一和第三的扩散区域(Active area)上接 VDD端子和10管脚，在它们共享的扩散(活动)区内，注入P+(正向离子)，但是让这一小 块P型区域浮动，不做任何金属连接，但是由于扩散区域的连续性，这一小块P型注入区是 会和基底(P-衬底)保持同样的电位。本项发明提供了优异的新型ESD放电保护器件和实施方法，采用本项发明的NPN 器件，用在从VDD到10管脚中，或者在二个不同电位的电源端上，不仅可以起到有效的保护 作用，而且由于它的P-衬底成悬浮状态，可更有利于低触发电压和早开启的特性，从而更 加有利于深毫微米(< 90nm)线的工艺。本项发明所附的多幅示意图的说明如下图1所示的是一个常用的ESD保护网络可在多个已有技术中找到。在10管脚到 VDD电源的保护元件是一个普通的Pmos管。其栅极是连接到VDD电源上，而从10管脚到 VSS则是一个栅极和源端接地的NM0S管。图2所示的是一个已有技术(美国专利号6，353，520，Anderson等人)。其从10 管脚到VDD电源的保护组件是一个由一达林顿(Darlington) 二极管串联组成，而从10管 脚到VSS的保护是通过一个下挂串联的NM0S管组成，该技术可以是10管脚承受高于VDD 电压的信号。
图3所示的是一个自偏置N_阱的技术，可同时用于静电保护和输入驱动的反相 器，这一已有技术可以事项当10管脚高于VDD电压时，其悬浮N-阱自动和VDD电源分离， 从而杜绝了正向偏置的PN节二极管的生成，而当常态工作的时候，其N-阱自动和VDD电源 相连。图4是本项发明所建议的第一套实施方案，其中在VDD和10管脚之间置放了一个 类似于下挂串联的NM0S，该NM0S的第二扩散区是注入了 p+(从此我们称这种结构为下挂 NPN)，从而构成静电放电保护电路的一部分。其第一 n+扩散区由一个紧靠第二 p+注入的 扩散区的n-阱不完全包裹着。图5是这一推荐电路构成的保护网络，图中，所有寄身型二极管都以虚线表示，一 对下挂串联的NPN在VDD电源和10管脚之间和一对下挂Nmos置于10到VSS之间构成一 个独特的静电放电保护回路。图6是本专利所推荐的第二种实施方案。两个完全类似的RC触发电路连接在栅 极上其中一个触发电路连接到VDD，另一个连去VSS，从而取得在静电放电的情况下有效的 开启放电回路。图7所示的是这一发明所推荐的第三种实施方法，将紧挨着基极n+注入部分由第 一和第二 n-N阱包裹第一第二 n+扩散区，就达到了更为有效的两端都耐高压的静电放电的 保护效果。
具体实施方案现在参考图4和图5的电路图，在管脚24和VDD30之间有一个下挂串联的NPN 管。，它看上去和两个下挂串联的Nmos类似，唯一不同的是二个Nmos之间共享的扩散区不 是N+而是注入了 P+。并且其沟道的注入可以是P型注入。它的第一个N扩散区是直接连 到VDD30，它的第二个Nmos扩散区连到管脚24.与此相类似，二个下挂串联的VSS-Nmos放置于10管脚24到地VSS10，第一个 VSS-Nmosl2的栅极相连至VSS10，这就保证了在正常工作情况下，10管脚到VDD和VSS10处 于关联的状态，第二个VDD-Nmos22的栅极直接连接到VDD30，从10管脚到VSS插入了一个 PN结二极管26构成一个完整的静电放电的网络(70)。现在对照图6所示的第二套推荐实施方案，栅极触发电路52从VDD获得触发信号 以使第二个VSS-Nmos的栅极软软地连接至VDD以降低管脚压力，改善管脚触发机能。同理， VSS触发电路或软接触54置于第一个VSS-Nmos栅极到VSS10白之间。触发电路或软接触 箱52和54有一个共同点，就是在正常工作情况下，提供一个电阻上挂VDD下拉去VSS。触 发电路可以简单的为一个电阻或晶体管和电容的组合，但并不仅限于此。根据已有技术所知，本发明的实施方案不仅局限于此，而是可以延伸应用于只要 是二端电位不同需要有钳位的保护网络，比如不同的电源VDD之间或者是管脚到VDD电源 之间。
权利要求
一种静电放电(ESD)保护设置，利用一种由N+/P-/P+/N-/N+构成的击穿路径在电源VDD和IO管脚之间，或两个具有相同或不同运行电压的不同电源端之间形成。
2.类似于权利要求1的ESD保护装置，利用一种由N+/N-/P+/N-/N+构成的击穿路径在 电源VDD和10管脚之间，或两个具有相同或不同运行电压的不同电源端之间形成。
3.权利要求1的静电放电防护系统由以下构件组成1)一个P-型衬底的芯片；2)在 该衬底上生成的第一和第二 n+区域；3)在该基底上的生成的第一和第二 p+区域；4)在该 基底所形成的第一个n阱；被第一个N阱包络的上述第二 p+区域的一部分和上述第二 n+ 区域的一部分；5)该第二 n+区域和该第二 P+区域之间的第一个多晶栅极；6)在第二个p+ 区域和第二个n+区域之间的第二个多晶栅极；7) —个寄生的NPN双极型三极管包括一个 发射极，一个寄生的基极和一个漏极；由第二 n+区域所形成的该发射极；由第二 n+区域和 第一 N阱所形成的该集电极；8)由隔离区将第一 p+扩散区与该发射极分开；9)在第一 p+ 扩散区上的硅金属化区域，上述的发射极，基极和集电极；10) —个高压管脚(HV Pad)联结 至该集电极；11) 一个VSS电耦合到所述的P+扩散区；12 VDD电源结接到该发射极，在此该 发射极，该集电极和该基底形成一个寄生的晶体管，而该基底与P+扩散区相连。
4.权利要求2的静电放电防护系统有以下构件组成1)带一个P-基底的芯片；2)在 该基底上的第一和第二 n+区域；3)在该基底上生成的第一和第二 p+区域；4)在该基底所 形成的第一个和第二个n阱；该第一个N阱的该第二 p+区域的一部分和该第二 n+区域的 一部分；5)紧挨着该第二个N阱的该第二 p+区域的一部分和该第一 n+区域的一部分；6) 在该第二个N+区域和该第二个P+区域之间的第一个管脚；7)在该第二个P+区域和该第 一个N+区域之间的第二个管脚；8)寄生的NPN双极型二极管包括一个发射极，一个寄生 的基底和漏极；由该第一 n+区域所形成的发射极受第二 N阱的保护；该P-基底所形成的 该寄生基底；由该第二 n+区域和该第一 N阱所形成的该集电极；9)在该第一 p+扩散区上 的硅金属化区域，该发射极，该基极和该集电极；10) —个高压管脚(HV Pad)联结至该集电 极；11) 一个VSS电耦合到该p+扩散区；12)VDD电源节接到该发射极，在此该发射极，该集 电极和该基底形成一个寄生的晶体管，而该基底与P+扩散区相连。
5.权利要求1中类似NPN的结构包括作为集电极(collector)的第一个n+扩散区 和作为其发射极(emitter)的第二个n+扩散区，紧挨着第一 N阱的中间的p+和周边p-离 子注入形成的基极区域。
6.权利要求2中类似NPN的结构包括作为集电极(collector)的第一个n+扩散区 和作为其发射极(emitter)的第二个n+扩散区，紧挨着第一和第二 N阱的中间的p+和周 边P-离子注入形成的基极区域。
7.根据权利要求1中的基极进一步由一对隔离区组成，在第一种实施方案中，可由两 个多晶栅极组成但不仅仅限于此，还可由一对淺壕隔离区(STI)形成。
8.权利要求7中的两个多晶栅极可以实施n沟道或p沟道的Vt注入，但不仅仅限于 此，实际上可以进行任意能量的Vt离子注入，因为中间的扩散区是P+所以不会形成电荷的 沟道效应。
9.按照权利要求8，其中的两个多晶栅极是通过电阻或直接接到地或VSS电位。
10.权利要求1中的静电放电器件其基极是悬浮的，同时因处于两个n+扩散区中间的 P+扩散区是通过体接触短接到地电位。
全文摘要
本发明提出了在半导体集成电路(IC)工业中一种用于完全硅金属化工艺的高压静电保护器件及保护网络。更确切地说，针对完全硅金属化的工艺中，一种可以不用防硅金属化隔离层(no salicide block)，在电源VDD线和IO管脚之间或在两条有着不同电位的电源线之间所用的静电防护器件。使用传统的CMOS集成电路生产工艺，诸如离子注入和光刻步骤，就可获得一种类似于双极型三极管的NPN结构。为克服硅金属化工艺带来硅表面镇流电阻(Ballast resistance)下降从而影响静电保护器件的质量问题，采用分段隔离结合N-阱离子注入从而进一步形成N+/P-/P+/N-/N+的放电结构。将其一个N+扩散区与电源VDD相连，另一N+扩散区与另一个电源或IO管脚相连，同时使该P+扩散区节保持悬浮状态，就此，一种耐高压的静电放电保护电路得以形成。该设置不仅保护了内部电路，而且不受两个节点上的电压差和上电下电所产生的后果的干扰，并且这一设置也可用于热插拔之需，这就意味着在电源开启状态下插入这样的装置，而不会在IO管脚和电源VDD之间引起瞬态漏电流。
文档编号H01L23/60GK101859767SQ200910133599
公开日2010年10月13日 申请日期2009年4月13日 优先权日2009年4月13日
发明者胡煜 申请人:苏州芯美微电子科技有限公司