专利名称：具有不同材料的栅极结构的功率mosfet的制作方法
技术领域：
本发明一般地涉及半导体器件，并且更特别地涉及M0SEFT。
背景技术：
MOSFET可以用作用于电子系统中的相对高电压和/或高电流的功率开关。随着半 导体电路尺寸的减小，在某些MOSFET中，多晶硅栅极长度被减小。这可能导致栅极下面的 减小的沟道区。沟道区的减小减小了栅极能够控制的沟道的面积量并从而减低了晶体管的 击穿电压。需要的是改进的MOSFET器件。
通过参考附图，可以更好地理解本发明，并且使其许多目的、特征和优点对于本领 域的技术人员来说明显。图1 12是根据本发明的一个实施例的半导体器件制造中的各种阶段的部分剖 面侧视图。图13 17是根据本发明的另一实施例的半导体器件制造中的各种阶段的部分剖 面侧视图。除非另外说明，相同附图标记在不同图中的使用指示相同的项目。附图不一定按 比例绘制。
具体实施例方式下面阐述用于实现本发明的方式的详细说明。该说明意图说明本发明且不应将其 视为限制性的。图1是将用来制造根据本发明的一个实施例的MOSFET的晶片101的部分剖面侧 视图。在所示的实施例中，晶片101包括硅或其它半导体材料(例如，硅锗、硅碳、硅锗碳、 砷化镓、磷化铟、砷化铟、或其它III/V化合物半导体、或它们的任何组合)的基底103。以相对高的浓度(在图1中示为N+)用N导电类型(N型)杂质(例如砷、磷)来 掺杂基底103的下层105。以低于层105的掺杂浓度用N型杂质来掺杂层107。在一个实 施例中，层105可以是最初原地以N+浓度掺杂的基底，并且在该基底(层10 上外延地生 长层107。可以用N型杂质原地掺杂或注入层105。然而，在其它实施例中，可以用其它方 法来形成基底103。在一个实施例中，层107具有在1至5微米范围内的厚度，但是在其它 实施例中可以具有其它厚度。在一个实施例中，层107具有在1013/Cm3 1015/cm3范围内 的N型掺杂浓度，但是在其它实施例中可以具有其它浓度。在一个实施例中，层105具有在 IO1Vcm3 102°/cm3范围内的N型掺杂浓度，但是在其它实施例中可以具有其它浓度。在层107上形成一层栅极电介质材料109。在一个实施例中，通过层107的氧化来 形成层109。在其它实施例中，通过沉积工艺来形成层109。在一个实施例中，层109由二氧化硅制成，但是在其它实施例中，可以由其它电介质材料(例如金属氧化物)制成。在某 些实施例中，层109具有在300 500埃范围内的厚度，但在其它实施例中，可以具有其它厚度。在层109上方形成多晶硅的层111。在一个实施例中，层111是在1015/cm3 102°/ cm3范围内的浓度以N型杂质掺杂的，但是在其它实施例中可以具有其它浓度。在一个实施 例中，层111具有在1500至3000埃范围内的厚度，但是在在其它实施例中，可以具有其它 厚度。在某些实施例中，层111可以包括例如锗的其它材料。在层111上形成光刻胶的层113。在层113中形成开口 115(例如通过平版印刷 工艺)以使层111暴露。在一个实施例中，开口具有在0.1微米至1.3微米范围内的宽度 (图1所示的尺寸)，但是在其它实施例中可以具有其它宽度。在形成开口 115之后，蚀刻 层111以形成对应于开口 115的开口以使栅极电介质层109暴露。图2示出已经蚀刻层111以形成开口 201并已去除光刻胶的层113之后的晶片 101的视图。开口 201具有对应于开口 115的尺寸。图3示出在晶片101上方形成包含层301的金属、包括在开口 201中形成之后的 晶片101。在一个实施例中，层301包括硅化物(例如硅化钨)，但是在其它实施例中，可 以由其它材料制成，诸如金属氮化物(一氮化钽、氮化钛)或金属(钨、铝、钽、钛)、金属合 金、或它们的组合，包括与硅化物(硅化钴、硅化镍、硅化钽碳)的组合。因此，包括含金属 的部分的栅电极涵盖其中一部分包括这些材料中的任何一个或多个的实施例。在某些实施 例中，通过诸如化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺、或镀覆工艺的沉积工 艺来形成层301。在某些实施例中，层301可以具有在2000 4000埃范围内的在层111的 顶部与层301的顶部之间的厚度，但是在其它实施例中可以具有其它厚度。图3示出已被 平面化之后的层301。图4示出层301和111已被图案化以形成栅极结构400的晶片101。在一个实施 例中，通过在层301上形成光刻胶(未示出)并进行图案化并随后用对栅极氧化层109具 有选择性的蚀刻剂来蚀刻层301和111而对栅极结构400进行图案化。栅极结构400包括由层111的材料制成的硅结构401和403。结构405包括下结 构407并由层301的材料制成。结构401和403被结构407横向地分离。在某些实施例中，栅极结构400具有在0. 4 4微米范围内的宽度，但是在其它实 施例中可以具有其它尺寸(例如更小)。在某些实施例中，结构407具有是结构400的宽度 的1/4至1/3的宽度。然而，在其它实施例中，结构407的宽度在其它实施例中可以与结构 400的宽度处于其它比。在形成结构400之后，在晶片101上方形成二氧化硅或氮化硅的薄电介质衬里 409 (例如20 100埃)。图5示出通过向层107中注入P导电类型(P型)杂质(例如硼)来形成P型区 501和503之后的晶片101。通常由结构405来保护结构401和403不被注入。栅极结构 400防止在其下面的位置处在层107中注入P型杂质。P型杂质被注入到小于层107的底 部的深度。在某些实施例中，以一定的角度(例如以与垂直方向的7 15度)注入P型杂 质，使得在结构401和403下面注入某些P型杂质。在一个实施例中，P型杂质(P型掺杂 剂)具有在1013/Cm3 1015/cm3范围内的掺杂浓度，但是在其它实施例中可以处于其它浓
图6示出在区域501和503中注入N型杂质以分别形成N+型区601和603之后 的晶片101。N型杂质被注入至比区域501和503的深度小的深度。在一个实施例中，以在 IO1Vcm3 IO2tVcm3范围内的浓度注入N型杂质(N型掺杂剂)，但是在其它实施例中可以处 于其它浓度。在某些实施例中，以一定的角度注入N型掺杂，使得某些区域601在结构401 下面且某些区域603在结构403下面。在所示的实施例中，此角度小于用于区域501和503 的P型掺杂剂的注入角度。在所示的实施例中，对掩蔽层(未示出)进行图案化以形成开口以限定区域601 和603的外侧，如图6的视图所示。栅极结构400充当掩模以限定区域601和603的内侧。图7示出横向地邻近于栅极结构400来形成隔离物701之后的晶片101的视图。 隔离物701由被对于衬里409具有蚀刻选择性的蚀刻剂蚀刻的材料制成。在其中衬里409 由二氧化硅制成的一个实施例中，隔离物701由氮化硅制成。在一个实施例中，通过在晶片 101上方形成隔离物材料层(未示出)并对该层进行各向异性蚀刻来形成隔离物701。图8示出在晶片101中注入P型杂质以形成区域801和803之后的晶片101。在 一个实施例中，将杂质注入至与区域601和603的底部大约相同的深度。在某些实施例中， 区域801和803具有在1015/cm3 IO2tVcm3范围内的浓度，但是在其它实施例中可以具有其 它浓度。图9示出通过加热晶片101(例如，在某些实施例中，在900 1150°C下)来激活 区域801、803、501、503、601和603的掺杂剂之后的晶片101。激活掺杂剂使层107中的掺 杂剂扩散以扩展这些区域。在一个实施例中，在用于区域601和603的掺杂剂的注入之前 激活并扩散被注入以形成区域501和503的掺杂剂。图10示出已经去除隔离物701并形成较薄隔离物1001之后的晶片101。在一个 实施例中，用对于电介质衬里409具有选择性的蚀刻来去除隔离物701。随后在晶片101上 沉积一层隔离物材料(未示出)。然后，用蚀刻剂来对该层进行各向异性蚀刻，该蚀刻剂还 去除衬里409的暴露部分和栅极电介质层109，以及蚀刻隔离物材料层。在某些实施例中， 可以用在用于形成隔离物1001的蚀刻之后的后续蚀刻来去除衬里409和电介质层109。图11示出在晶片101上形成漏极硅化物1101和1103之后的晶片101。漏极硅化 物1101接触区域801和601。漏极硅化物1103接触区域603和803。在一个实施例中，通 过在晶片101上方沉积一层金属(例如钴、镍、钽)并将晶片101加热来形成硅化物1101 和1103，在此，金属与暴露的硅起反应而形成硅化物。然后，去除未反应的金属。在图11所示的视图之后，可以形成例如钨的电接点(未示出)以电接触硅化物 1101和1103并电接触栅极结构400的结构405。并且，还从晶片101的背面或从晶片101 的另一位置处的顶侧对层105进行接触。可以由在晶片101上的层间电介质层(未示出) 中形成的电互连(未示出)来将这些结构电耦合到其它导电结构(未示出)。在某些实施 例中，硅化物1101和1103中的每个硅化物可以具有被形成为接触硅化物的多个接点。然 后，可以在层间电介质材料上形成键合焊盘(未示出)。然后，将晶片切单以形成多个集成 电路管芯，每个具有图11所示的结构。图12示出与图11相同的晶片101的视图。如图12所示，图12中示出两个晶体 管，其中，栅极结构408是用于两个晶体管的栅电极且层107是用于两个晶体管的漏极。区域601是用于一个晶体管的源极且区域603是用于另一晶体管的源极。在某些实施例中， 硅化物1101和1103可以被电耦合在一起(例如通过导电互连(未示出))。在此类实施例 中，该器件充当MOSFET晶体管。当在MOSFET的电压阈值以上的电压下使栅极结构400偏置时，电流从源极氮化物 1101流到漏极接触层105并从源极硅化物1103流到漏极层105，条件是源极电压比漏极电 压大了晶体管的电压阈值。在结构401下面的区域601与层107之间的那部分区域501和 在结构403下面的区域603与层107之间的那部分区域503充当用于晶体管的沟道区。由于栅极结构400包括一种材料(诸如硅化钨或包括另一金属)的结构407，所 以结构407的材料的功函数处于中间能隙，而结构401和403的材料的功函数处于带边沿。 结构407下面的电压阈值(Vth2)分别大于结构401和403下面的电压阈值(Vthi和VTH3)。因 此，与如果结构407由与结构401和403相同的材料制成的情况相比，该器件有利地具有更 高的沟道击穿电压。因此，与其中结构407是与结构401和403相同的材料的器件相比，图 12所示的器件能够处理更高的工作电压。当栅极电压大于Vth2时，图12所示的器件处于完全导电状态。用于图12中的器 件的沟道电阻(RJ将如同结构407由与结构401和403相同的材料制成一样。此外，使结构407为比结构401和403的材料更低电阻性的材料还可以降低栅极 结构的电阻率。图12是N型功率M0SFET。然而，在其它实施例中，可以通过切换图12的器件的区 域的导电类型来实现P型功率M0SFET。例如，对于P性MOSFET而言，区域801、803、501和 503将具有N型掺杂，并且层105和107、以及区域601和603将具有P型掺杂。图13示出根据本发明的另一实施例的用来形成与栅极结构400类似的栅极结构 的晶片1301的部分剖视图。在图13的实施例中，基底1303、层1305、1307和1309、以及多 晶硅层1311分别类似于基底103、层105、107和109、以及多晶硅层111。在图13的实施例 中，在层1311上方形成硬掩模层1312。在一个实施例中，硬掩模层1312由氮化硅或其它适 当材料制成。在硬掩模层1312上形成光刻胶层1313。图14示出在硬掩模层中形成开口 1401之后的晶片1301。通过在层1313中形成 相应的开口并随后通过该相应的开口蚀刻层1312来形成开口 1401。然后，去除光刻胶层 1313。图15示出将层1311的一部分硅化以形成硅化物结构1501之后的晶片1301。在 一个实施例中，通过在包括在开口 1401中的晶片1301上形成一层金属(例如钛、钴、镍、 钨)以接触层1311来形成硅化物结构1501。然后，将晶片1301加热，在此，金属通过硬掩 模层1312的开口 1401与硅反应以形成硅化物结构1501。在一个实施例中，层1311的厚 度、层1312的厚度、硅化温度、以及硅化物材料的选择被设置为抑制掩模层1312下面的层 1311的横向硅化。图16示出层1312已被去除且在晶片1301上形成与结构1501和层1311进行电 接触的导电层1601之后的晶片1301。在一个实施例中，通过CVD、PVD、镀覆或其它沉积工 艺来形成层1601。层1601可以由掺杂的多晶硅、硅化物、金属、或包含金属的材料制成。图17示出层1601和1311被图案化以形成栅极结构1700之后的晶片1301。栅极 结构1700包括由层1311制成的结构1701和1703。结构1701和1703被结构1501横向地分离。在一个实施例中，栅极结构1700和结构1501可以具有分别与栅极结构400和结构 407类似的尺寸。可以随后与晶片101类似地处理晶片1301以形成如图12所示的M0SFET。由于栅 极结构1700具有一种材料(诸如硅化钨或包括另一金属)的结构1501，所以那部分栅极结 构1700下面的电压阈值大于分别在结构1701和1703下面的电压阈值。在某些实施例中，图12中的器件可以包括在区域501和503之间的栅极结构400 下面的层107中的结FET(JFET)区域(未示出)。在某些实施例中，JFET掺杂注入通常处 于与用于区域501和503的掺杂注入相同的深度。在一个实施例中，此JFET注入将是具有 在1015/cm3 1019/cm3范围内的浓度的N型杂质，但是在其它实施例中可以处于其它浓度。 在一个实施例中，将在晶片101上的层111的形成之前在层107中进行此JFET注入。在一 个实施例中，JFET注入的掺杂浓度小于层105的掺杂浓度。在一个实施例中，由于被结构 407覆盖的那部分层107的电压阈值高于被结构403和405覆盖的那些部分，所以JFET掺 杂浓度可以降低以增加器件的迁移率。在一个实施例中，半导体器件包括第一导电类型和第一掺杂浓度的半导体层。半 导体器件包括在半导体层的第一部分之上的第一半导体区域。第一半导体区域是第一导电 类型并具有小于第一掺杂浓度的掺杂浓度。半导体器件包括在第一半导体区域的顶面上的 栅极电介质和在栅极电介质上的栅电极。所述栅电极在栅极电介质上包括含金属的中心部 分、在栅极电介质上的与中心部分的第一侧横向地相邻的第一硅部分、和在栅极电介质上 与中心部分的第二侧横向地相邻的第二硅部分，其中，所述第一侧与所述第二侧相反。所述 半导体器件包括第二半导体区域，该第二半导体区域包括在第一硅部分和栅极电介质下面 的第一部分。第二半导体区域是不同于第一导电类型的第二导电类型。该器件还包括与第 二半导体区域的第一部分横向地相邻的第三半导体区域。第三半导体区域是第一导电类 型。另一实施例包括一种使用具有覆盖第二半导体层的第一半导体层来形成半导体 器件的方法，所述第一半导体层具有第一导电类型和第一掺杂浓度，所述覆盖第二半导体 层具有第一导电类型和小于第一掺杂浓度的第二掺杂浓度。该方法包括在第二半导体层上 方形成栅极电介质。第二半导体层的一部分充当漏极。该方法包括在栅极电介质上方形成 栅电极。栅电极在栅极电介质上包括包含金属的中心部分。栅极电介质上的第一硅部分与 中心部分的第一侧横向地相邻。栅极电介质上的第二硅部分与中心部分的第二侧横向地相 邻，其中，所述第一侧与所述第二侧相反。所述方法包括形成具有在第一硅部分下面以充当 沟道的部分的第二半导体层中的第二导电类型的第一半导体区域。形成第一半导体区域包 括注入。所述方法还包括形成第一导电类型的第二半导体区域，其具有将充当与第一半导 体区域的一部分相邻的源极的一部分。形成第二半导体区域包括注入。在另一实施例中，半导体器件包括具有第一半导体层和在第一半导体层上方的第 二半导体层的基底。第一和第二半导体层是第一导电类型且第一半导体层具有比第二半导 体层高的掺杂浓度。半导体器件包括在第二半导体层中相隔第一距离的第二导电类型的第 一对半导体区域。第一对半导体区域从第二半导体层的顶面延伸部分地通过第二半导体 层。第二半导体器件包括在第二半导体层内并相隔大于第一距离的第二距离的第一导电类 型的第二对半导体区域。第二半导体器件包括在第二半导体层的顶面的一部分上方的栅极
9电介质和在栅极电介质上方的栅电极。所述栅电极具有在栅极电介质上相隔大于第一距离 的第三距离的一对硅部分和在该对硅部分之间的栅极电介质上的包含金属的部分。
虽然示出并描述了本发明的特定实施例，但本领域的技术人员应认识到基于本文 的讲授内容，在不脱离本发明及其广泛方面的情况下可以进行更多修改和变更，因此，所附 权利要求书将在其范围内涵盖在本发明的主旨和范围内的所有此类变更和修改。
权利要求
1.一种半导体器件，包括第一导电类型和第一掺杂浓度的半导体层；在所述半导体层的第一部分之上的第一半导体区域，其中，所述第一半导体区域是第 一导电类型并具有小于所述第一掺杂浓度的掺杂浓度； 在所述第一半导体区域的顶面上的栅极电介质；在所述栅极电介质上的栅电极，其中，所述栅电极包括在所述栅极电介质上的包含金 属的中心部分、在所述栅极电介质上的与所述中心部分的第一侧横向地相邻的第一硅部分 和在所述栅极电介质上的与所述中心部分的第二侧横向地相邻的第二硅部分，其中，所述 第一侧与所述第二侧相反；第二半导体区域，其包括在所述第一硅部分和所述栅极电介质下面的第一部分，其中， 所述第二半导体区域是不同于所述第一导电类型的第二导电类型；以及第三半导体区域，其与所述第二半导体区域的所述第一部分横向地相邻，其中，所述第 三半导体区域是第一导电类型。
2.根据权利要求1的半导体器件，其中，所述第一半导体区域充当漏极，所述第二半导 体区域充当沟道，并且所述第三半导体区域充当源极。
3.根据权利要求1的半导体器件，其中，所述中心部分包含硅化物。
4.根据权利要求3的半导体器件，还包括在所述第一硅部分和所述第二硅部分上的硅 化钨。
5.根据权利要求1的半导体器件，其中，所述第一硅部分和所述第二硅部分包括多晶娃。
6.根据权利要求1的半导体器件，其中，所述第二半导体区域还包括在所述第三半导 体区域下面的与所述第三半导体区域相邻的第二部分。
7.根据权利要求6的半导体器件，其中，所述第二半导体区域的所述第二部分在所述 半导体层的第二部分上方并与之间隔开。
8.根据权利要求7的半导体器件，其中，所述第一半导体区域具有在所述第二半导体 区域的所述第二部分与所述半导体层的所述第二部分之间的第二部分。
9.根据权利要求1的半导体器件，还包括与所述第三半导体区域横向地相邻并与所述 第二半导体区域接触的第四半导体区域，其中，所述第四半导体区域是第二导电类型。
10.根据权利要求9的半导体器件，还包括在所述第四半导体区域和所述第三半导体 区域上的包含金属的导电层。
11.根据权利要求1的半导体器件，还包括第四半导体区域，其包括在所述第二硅部分和所述栅极电介质下面的第一部分，其中， 所述第四半导体区域是第二导电类型；以及第五半导体区域，其与所述第四半导体区域的所述第一部分横向地相邻，其中，所述第 五半导体区域是第一导电类型。
12.根据权利要求1的半导体器件，其中，所述第一导电类型是N类型且所述第二导电 类型是P类型。
13.根据权利要求1的半导体器件，其中，所述第一硅部分和所述第二硅部分还包括锗。
14.根据权利要求1的半导体器件，其中，所述第一半导体区域包括第一部分和第二部 分，所述第一部分具有比所述第二部分更高的第一导电类型的掺杂浓度，所述第一部分位 于所述第二部分之上。
15.一种使用具有覆盖的第二半导体层的第一半导体层来形成半导体器件的方法，所 述第一半导体层具有第一导电类型和第一掺杂浓度，所述覆盖的第二半导体层具有第一导 电类型和小于所述第一掺杂浓度的第二掺杂浓度，所述方法包括以下步骤在所述第二半导体层上方形成栅极电介质，所述第二半导体层的一部分充当漏极； 在所述栅极电介质上方形成栅电极，其中，所述栅电极包括在所述栅极电介质上的包 含金属的中心部分、在所述栅极电介质上的与所述中心部分的第一侧横向地相邻的第一硅 部分、和在所述栅极电介质上的与所述中心部分的第二侧横向地相邻的第二硅部分，其中， 所述第一侧与所述第二侧相反；在所述第二半导体层中形成第二导电类型的第一半导体区域，其在所述第一硅部分下 面具有充当沟道的部分，其中，形成第一半导体区域包括注入；以及形成第一导电类型的第二半导体区域，其具有与所述第一半导体区域的所述部分相邻 的将充当源极的部分，其中，形成第二半导体区域包括注入。
16.根据权利要求15的方法，其中，形成所述栅电极的步骤包括 在所述栅极电介质上沉积多晶硅层；在所述多晶硅层中蚀刻开口 ；以及在所述开口中沉积硅化物以形成所述栅电极的所述中心部分。
17.根据权利要求15的方法，其中，形成所述栅电极的步骤包括 在所述栅极电介质上沉积多晶硅层；在所述多晶硅层上形成掩模层；在所述掩模层中形成开口以使所述多晶硅层的一部分暴露；以及 向所述开口施加金属以形成硅化物作为所述栅电极的所述中心部分。
18.一种半导体器件，包括基底，其具有第一半导体层和在所述第一半导体层上方的第二半导体层，其中，所述第 一半导体层和第二半导体层是第一导电类型且所述第一半导体层具有高于第二半导体层 的掺杂浓度；在所述第二半导体层中的相隔第一距离的第二导电类型的第一对半导体区域，其中， 所述第一对半导体区域从所述第二半导体层的顶面延伸部分地通过所述第二半导体层；在所述第二半导体层内并相隔大于所述第一距离的第二距离的第一导电类型的第二 对半导体区域；栅极电介质，其在所述第二半导体层的所述顶面的一部分上方；以及 栅电极，其在所述栅极电介质上方，其中，所述栅电极具有在所述栅极电介质上的相隔 小于所述第一距离的第三距离的一对硅部分和在所述栅极电介质上的该对硅部分之间的 包含金属的部分。
19.根据权利要求18的半导体器件，还包括在所述第二半导体层内并相隔大于所述第二距离的第四距离的第二导电类型的第三 对半导体区域。
20.根据权利要求18的半导体器件，其中，所述硅部分包括多晶硅且所述包含金属的 部分包括硅化物。
21.根据权利要求18的半导体器件，还包括覆盖该对硅部分的硅化钨的导体层。
全文摘要
一种半导体器件，包括第一导电类型和第一掺杂浓度的半导体层。第一导电类型的被用作漏极的第一半导体区域具有比半导体层低的掺杂浓度并在半导体层之上。栅极电介质(109)在第一半导体区域之上。栅极电介质之上的栅电极(405)具有包含金属的中心部分(407)和在中心部分的相对侧的第一和第二硅部分(401、403)。第二导电类型的被用作沟道的第二半导体区域具有在第一硅部分和栅极电介质下面的第一部分。第一导电类型的被用作源极的第三半导体区域横向地邻近于第二半导体区域的第一部分。取代硅的包含金属的中心部分增加源极至漏极击穿电压。
文档编号H01L21/336GK102138217SQ200980133735
公开日2011年7月27日 申请日期2009年6月26日 优先权日2008年9月5日
发明者B-Y·恩古云, D·法姆 申请人:飞思卡尔半导体公司