专利名称：配线板及其制造方法、调谐器模块及电子装置的制作方法
技术领域：
本发明涉及包括感应器的配线板及其制造方法、调谐器模块及电子装置。
背景技术：
近来，在诸如Si (硅)或SiGe (硅锗)等半导体中集成模拟高频电路实现接收电视广播功能的硅调谐器已经在积极发展。硅调谐器与过去的“CAN调谐器”的盒式模块相 比具有大大减少体积的特征。CAN调谐器具有大的体积，这是因为不仅混频器、PLL(锁相环 路)电路等的IC(集成电路)而且大量的包括直径几mm的空芯线圈的模拟部件(其空芯 线圈形成诸如滤波器等的模拟部分)和变容二极管安装在用于屏蔽的金属内。硅调谐器通过将这些模拟部件集成在IC中而实现最小化。然而，当滤波器功能集 成在IC中时，与CAN调谐器相比，难于提高滤波器的性能，这是因为可集成在IC中的线圈 具有几μπι的小直径。因此，在硅调谐器的应用中，由于通过滤波器充分去除不希望信号上 的困难，难于提高接收的灵敏度。从而，已知了这样的方法，通过将作为外部部件的绕组感应器与硅调谐器(IC)分 开地安装在板上，来提高接收灵敏度。然而，当外部部件安装在印刷配线板或插入板上时， 配线连接和板配线必须从硅调谐器走线，并且在硅调谐器和外部部件之间连接为电连接。 因此，由于配线等的寄生电阻、寄生电容和寄生电感的影响，降低了感应器特性。另外，诸如 外部部件的部分成本、安装成本等加到调谐器的成本上。作为解决这样问题的技术之一，已知通过印刷配线板或插入板的配线形成感应器 线圈的技术。该技术可以充分缩短配线的走线距离，并且抑制感应器特性因寄生电阻和寄 生电感而下降。然而，该技术的问题是增加配线和板中其它配线之间的寄生电容，并且降低 感应器的自谐振频率。从而，例如，日本专利No. 2898814 (在下文，称为专利文件1)描述一种构造作为 “带有印刷感应器的多层配线板”的构造，其中包括在多层配线板中的印刷感应器正下方或 正上方的接地层、配线层或电源层的部分或全部被切掉。由于有切掉的部分，该构造相当于 增加了接地层、配线层或电源层与印刷感应器之间的距离。因此，减少了感应器的寄生电 容，并且防止感应器自谐振频率的降低。
发明内容
然而，近来，印刷配线板或插入板具有快速降低厚度(板厚度)的倾向。因此，通 过仅切掉包括在印刷配线板中感应器上方或下方的配线，不能期望减少寄生电容，以充分 抑制自谐振频率的降低。所希望的是提供通过进一步减少寄生电容可改善包括在配线板中的感应器的频 率特性的技术。根据本发明实施例的配线板包括屏蔽层；以及η层(η是2以上的整数)感应器 配线，形成在屏蔽层上方且形成感应器；其中在η层感应器配线中，最靠近屏蔽层的感应器配线具有最小的配线面积。 与最靠近屏蔽层的感应器配线的配线面积等于其它感应器配线面积的情况相比， 根据本发明上述实施例的配线板减少了插设在最靠近屏蔽层的感应器配线和屏蔽层之间 的寄生电容。 根据本实施例，通过最小化最靠近屏蔽层的感应器配线的配线面积，可以减少插 设在感应器配线和屏蔽层之间的寄生电容。因此，可以改善包括在配线板中的感应器的频 率特性。
图IA和IB示出了根据本发明实施例的调谐器模块的总体构造，图IA是平面图， 而图IB是侧视图；图2是根据本发明第一实施例的配线板结构的平面图；图3是沿着图2的A-A，线剖取的截面图；图4是沿着图2的B-B，线剖取的截面图；图5是比较示例构造的截面图；图6是根据本发明第二实施例的配线板构造的截面图；以及图7是应用本发明的电子装置示例的透视图。
具体实施例方式<1.第一实施例〉[调谐器模块的构造]图IA和IB示出了根据本发明实施例的调谐器模块的总体构造。图IA是平面图， 而图IB是侧视图。如图IA和IB所示，调谐器模块1包括配线板2和调谐器元件3。通过采 用具有多个配线层的多层配线板形成配线板2。配线板2包括感应器(稍后将详细描述)。 调谐器元件3包括具有调谐器功能的IC(芯片)。调谐器元件3安装在配线板2上。配线 板2和调谐器元件3通过连接部件4彼此电连接且机械连接。[配线板的构造]图2是根据本发明第一实施例的配线板构造的平面图。图3是沿着图2的A-A’ 线剖取的截面图。图4是沿着图2的B-B’线剖取的截面图。如图所示，屏蔽层5形成为配线板2的下层。当调谐器模块1安装在图中未示出 的母板(motherboard)上时，屏蔽层5发挥调谐器模块1和母板之间的电屏蔽作用。屏蔽 层5由诸如金属(例如，铜)等导电材料形成。屏蔽层5形成在配线板2的整个表面上，或 者选择性形成在需要电屏蔽作用的部分上。需要电屏蔽作用的部分包括形成感应器配线的 区域(在下文，这样的区域还描述为感应器配线形成区域)。因此，屏蔽层5至少在感应器 配线形成区域下方形成为大于感应器配线形成区域的平面面积。第一绝缘层6、第二绝缘层7、第三绝缘层8、第四绝缘层9和第五绝缘层10以层叠的方式依次形成在屏蔽层5上。另外，第一配线层11、第二配线层12、第三配线层13、第四 配线层14和第五配线层15提供在屏蔽层5上方。绝缘层6、7、8、9和10的每一个都由诸 如树脂等(例如，玻璃环氧材料)的绝缘材料形成。配线层11、12、13、14和15的每一个都由诸如金属等(例如，铜)的导电材料形成。屏蔽层5设置为配线板2的最下层。第五配线层15设置为配线板2的最上层。 屏蔽层5和第五配线层15的每一个都由保护膜16覆盖。例如，保护膜16采用防焊材料 (solder resist)形成。第一配线层11形成在第一绝缘层6和第二绝缘层7之间。第二配线层12形成在 第二绝缘层7和第三绝缘层8之间。第三配线层13形成在第三绝缘层8和第四绝缘层9 之间。第四配线层14形成在第四绝缘层9和第五绝缘层10之间。第五配线层15在第五 绝缘层10的上表面上形成为最上配线层。配线17形成在第一配线层11中。在确保于配 线板2内的感应器配线形成区域18之下切掉配线17。因此，感应器之外的配线不存在，而 绝缘层6和7插设在感应器配线形成区域18和屏蔽层5之间。[感应器的构造]配线板2包括四层感应器配线21、22、23和24形成在屏蔽层5上方。这些感应器 配线21、22、23和24彼此串联电连接，由此形成一个感应器(线圈)。感应器配线21、22、 23和24形成在感应器配线形成区域18中。感应 器配线21形成在第二配线层12中。感 应器配线22形成在第三配线层13中。感应器配线23形成在第四配线层14中。感应器配 线24形成在第五配线层15中。感应器配线21和感应器配线22通过通孔26彼此电连接。 通孔26以穿透第三绝缘层8的状态形成。通孔26提供在感应器的线圈部分(绕组部分) 的中心部分中。感应器配线22和感应器配线23通过通孔27彼此电连接。通孔27以穿透 第四绝缘层9的状态形成。通孔27提供在感应器的线圈部分的外侧。感应器配线23和感 应器配线24通过通孔28彼此电连接。通孔28以穿透第五绝缘层10的状态形成。与通孔 26 一样，通孔28提供在感应器的线圈部分的中心部分中。感应器配线21、22、23和24分别在对应的配线层12、13、14和15中形成圆螺旋形 状，以从平面上看为相同的卷绕方向。每个感应器配线21、22、23和24的圈数(number of turns)设定为“2”。感应器配线的圈数可以任意改变。感应器配线21的一端连接到通孔 29的下端。通孔29以穿透第三绝缘层8的状态形成。通孔29提供在感应器的线圈部分 的外侧。感应器配线21的另一端连接到通孔26的下端。感应器配线22的一端连接到通 孔26的上端。感应器配线22的另一端连接到通孔27的下端。感应器配线23的一端连接 到通孔27的上端。感应器配线23的另一端连接到通孔28的下端。感应器配线24的一端 连接到通孔28的上端。感应器配线24的另一端连接到端子部30。端子部30与感应器配 线24 —起形成在第五绝缘层10的上表面上。端子部30形成感应器的一个端子部。端子 部30提供在感应器的线圈部分的外侧。附带地，尽管在此情况下通孔27形成在端子部30 正下方，但是通孔27和端子部30之间的位置关系可以设定为通孔27和端子部30在圆周 方向上彼此错开。另一方面，通孔29的上端部通过引线31连接到通孔32的下端部。弓丨线31作为 第三配线层13的一部分与感应器配线22 —起形成在第三绝缘层8的上表面上。通孔32 以穿透第四绝缘层9的状态形成。与通孔29 —样，通孔32提供在感应器的线圈部分的外 侧。通孔32的上端部通过引线33连接到通孔34的下端部。引线33作为第四配线层14 的一部分与感应器配线23 —起形成在第四绝缘层9的上表面上。通孔34以穿透第五绝缘 层10的状态形成。与通孔29和32—样，通孔34提供在感应器的线圈部分的外侧。另外，端子部35形成在通孔34的上端部。端子部35形成感应器的另一个端子部。端子部35提 供在感应器的线圈部分的外侧。端子部35设置在与端子部30的相对侧，感应器的线圈部 分的中心插设在端子部35和端子部30之间。当每个感应器配线21、22、23和24的空芯尺寸限定为从感应器的线圈部分的中心 到每个感应器配线的最内圆周部分的距离时，感应器配线21的空芯尺寸Rl设定为小于其 它感应器配线22、23和24的空芯尺寸R2、R3和R4。感应器配线22、23和24的空芯尺寸 R2、R3和R4都设定为相同尺寸。因此，在形成感应器的四层感应器配线21、22、23和24中， 最靠近屏蔽层5的感应器配线21具有最小的配线面积。[配线板的制造方法]例如，由上述构造形成的配线板2通过采用组合法(buildup method)制作。在此 情况下，首先，在板状基底材料上依次执行孔制作工艺(钻孔工艺等)、镀覆工艺和配线工 艺，该板状基底材料由第三绝缘层8、第二配线层12和第三配线层13形成。因此，形成第 二配线层12 (包括感应器配线21)、第三配线层(包括感应器配线22和引线31)和通孔26 和29。由此获得芯板(core board)。此时，感应器配线21的空芯尺寸Rl制作为小于感应 器配线22的空芯尺寸R2，从而感应器配线21的配线面积小于感应器配线22的配线面积。接下来，第二绝缘层7和配线层11压接到芯板(第三绝缘层8)的前表面上，并且 第四绝缘层9和配线层14压接到芯板(第三绝缘层8)的后表面上。其后，在第二绝缘层 7和配线层11上执行孔制作工艺(激光工艺等)，并且在第四绝缘层9和配线层14上执行 孔制作工艺(激光工艺等)。其后，执行镀覆工艺，以由此形成通孔27和32。此外，在配线 层11 (包括配线17)和配线层14 (包括感应器配线23和引线33)上执行配线工艺。此时， 感应器配线23的空芯尺寸R3制作为与感应器配线22的空芯尺寸R2相同，从而感应器配 线23的配线面积等于感应器配线22的配线面积。附带地，可以首先形成第一配线层11和 第四配线层14的任何一个，或者可以同时形成第一配线层11和第四配线层14。接下来，第一绝缘层6和屏蔽层5压接到第二绝缘层7的前表面上，并且第五绝缘 层10和配线层15压接到第四绝缘层9的后表面上。其后，在第一绝缘层6和屏蔽层5上 执行孔制作工艺(激光工艺等)，并且在第五绝缘层10和配线层15上执行孔制作工艺(激 光工艺等)。其后，执行镀覆工艺，以由此形成通孔28和34。此外，在屏蔽层5和配线层 15 (包括感应器配线24和端子部30和35)上执行配线工艺。此时，感应器配线24的空芯 尺寸R4制作为与感应器配线23的空芯尺寸R3相同，从而感应器配线24的配线面积等于 感应器配线23的配线面积。附带地，可以首先形成屏蔽层5和第五配线层15的任何一个， 或者可以同时形成屏蔽层5和第五配线层15。其后，保护膜16形成为覆盖屏蔽层5和第五 配线层15。在上述工艺后，完成配线板2。在具有上述结构的感应器的配线板2中，当电流从感应器的一个端子部30流动到 另一个端子部35时，例如，电流流过的通道如下。首先，电流从感应器的一个端子部30通 过感应器配线24流到通孔28。接下来，电流通过感应器配线23流动到通孔27。接下来， 电流通过感应器配线22流动到通孔26。接下来，电流通过感应器配线21流动到通孔29。 接下来，电流通过引线31流动到通孔32。接下来，电流通过引线33流动到通孔34，并且到 达另一个端子部35。当电流从感应器的端子部35流动到端子部30时，电流流过的通道与 此相反。
此时，与图5所示的感应器配线21的配线面积等于其它感应器配线22、23和24 的配线面积的情况相比，将最接近屏蔽层5的感应器配线21的配线面积最小化提供了下面 的作用与效果。因为减少了感应器配线21与屏蔽层5相对的面积，所以减少了插设在屏蔽 层5和感应器配线21之间的寄生电容。因此，通过减少寄生电容可以增加感应器的自谐振 频率(self resonancefrequency)。另外，在四层感应器配线21、22、23和24中，最下层中 的感应器配线21最影响产生在屏蔽层5和感应器配线21之间的寄生电容。因此，与减少 其它感应器配线22、23和24的配线面积相比，减少感应器配线21的配线面积显著地更有 利于减少寄生电容。<2.第二实施例>[配线板的构造]图6是根据本发明第二实施例的配线板构造的截面图。图6中的配线板2的构造 与前述第一实施例相同的是，四层感应器配线21、22、23和24形成一个感应器，并且最靠近 屏蔽层5的感应器配线21具有最小的配线面积。然而，第二实施例与前述第一实施例不同 的是各感应器配线21、22、23和24的空芯尺寸Rl、R2、R3和R4之间的关系。具体地讲，感应器配线22的空芯尺寸R2设定为大于感应器配线21的空芯尺寸 Rl0感应器配线23的空芯尺寸R3设定为大于感应器配线22的空芯尺寸R2。感应器配线 24的空芯尺寸R4设定为大于感应器配线23的空芯尺寸R3。就是说，四层感应器配线21、 22,23和24的空芯尺寸R1、R2、R3和R4设定为Rl < R2 < R3 < R4的关系，以随着距屏蔽 层5距离的增加而逐渐增加。当各感应器配线21、22、23和24的空芯尺寸Rl、R2、R3和R4这样设定，并且电流 流动在感应器的端子部30和35之间时，磁感应线形成为相对于与配线板2的板表面平行 的屏蔽层5倾斜的状态。另一方面，在上述图5所示的比较示例中，磁感应线形成为相对于 屏蔽层5垂直的状态。因此，可以保证从感应器配线21到屏蔽层5的磁感应线的长的有效 距离，而不改变感应器的基本结构。因此，除了与前述第一实施例类似的效果外，可以抑制 电感(L)值因涡流损耗而降低。附带地，尽管在前述实施例的每一个中感应器配线的层数为四层，但是本发明不 限于此。感应器配线的层数可以是两层或三层，或者可以是五层或更多。另外，尽管在前述实施例的每一个中感应器配线21的空芯尺寸Rl设定为最小以 最小化最靠近屏蔽层5的感应器配线21的配线面积，但是本发明不限于此。例如，感应器 配线21的配线面积可以通过使最靠近屏蔽层5的感应器配线21具有最窄的配线宽度而最 小化。<3.应用示例>本发明可广泛地应用于采用调谐器模块接收广播无线电波的电子装置。例如，应 用本发明的电子装置的示例是电视接收机100，其具有由前面板102和滤光片玻璃103等组 成的视频显示屏部分101，如图7所示。在该应用示例中，上述调谐器模块1包括在作为最 终产品的电视接收机100中。因此，可以实现具有极好接收灵敏度的电视接收机100。本申请包含2009年2月19日提交日本专利局的日本优先权专利申请 JP2009-036081中公开的相关主题事项，其全部内容通过引用结合于此。本领域的技术人员应当理解的是，在权利要求或其等同特征的范围内，根据设计需要和其他因素，可以进行各种修改、结合 、部分结合和替换。
权利要求
一种配线板，包括屏蔽层；以及n层感应器配线，形成在所述屏蔽层上方，并且形成感应器，n为2以上的整数；其中在所述n层感应器配线中，最靠近所述屏蔽层的感应器配线具有最小的配线面积。
2.根据权利要求1所述的配线板，其中最靠近所述屏蔽层的所述感应器配线具有最小的空芯尺寸。
3.根据权利要求1所述的配线板，其中最靠近所述屏蔽层的所述感应器配线具有最窄的配线宽度。
4.根据权利要求2所述的配线板，其中所述η层感应器配线的空芯尺寸设定为随着距所述屏蔽层距离的增加而逐步增加。
5.一种制造配线板的方法，所述方法包括在制造包括屏蔽层和形成在所述屏蔽层上方且形成感应器的η层感应器配线的配线 板时，形成所述η层感应器配线的步骤，使得最靠近所述屏蔽层的所述感应器配线具有最小 的配线面积，η是2以上的整数。
6.一种调谐器模块，包括配线板，包括屏蔽层和形成在所述屏蔽层上方且形成感应器的η层感应器配线，η是2 以上的整数；以及调谐器元件，在电连接到所述η层感应器配线的状态下安装在所述配线板上。
7.一种采用调谐器模块的电子装置，该调谐器模块包括配线板，包括屏蔽层和形成在所述屏蔽层上方且形成感应器的η层感应器配线，η是2 以上的整数；以及调谐器元件，在电连接到所述η层感应器配线的状态下安装在所述配线板上。
全文摘要
本发明提供配线板及其制造方法、调谐器模块及电子装置。该配线板包括屏蔽层；以及n层(n是2或大于2的整数)感应器配线，形成在所述屏蔽层上方，并且形成感应器；其中关于所述n层感应器配线，最靠近所述屏蔽层的该感应器配线具有最小的配线面积。
文档编号H01F41/04GK101814356SQ20101011719
公开日2010年8月25日 申请日期2010年2月12日 优先权日2009年2月19日
发明者冈修一 申请人:索尼公司