专利名称：电子组装及其储存装置的制作方法
技术领域：
本发明有关于一种电子组装及其应用，且特别有关于一种适用于通用串行总线 (Universal Serial Bus, USB)架构的电子组装及其应用。
背景技术：
通用串行总线3.0 (USB 3.0)是一种从USB 2. 0所发展出来的信号传输规格，其传 输速率可达到5G bps，而传统USB 2. 0的传输速率则仅有480M bps。目前USB 3. 0电连接 器已确定可相容于USB 2.0电连接器，意即USB 3.0采用了与USB 2.0相同的电连接器结 构，并增加了多根用来提供USB 3.0功能的接脚。因此，在基于USB 2.0的电连接器结构下， 需要提出USB 3. 0电连接器结构，以符合需求。
发明内容
本发明提供一种电子组装及其应用，其结构较为精简，且可节省电子组装的制造 成本。本发明提供一种电子组装，其包括一线路板以及多个接脚。线路板具有一叠合层 以及多个接垫。叠合层具有一表面。接垫包括一对差动信号接垫，且这对差动信号接垫配 置于叠合层的表面上。接脚分别焊接至线路板。接脚包括一对第一差动信号接脚以及一对 第二差动信号接脚。本发明更提供一种储存装置，其包括一线路板、多个接脚、一控制芯片以及一储存 芯片。线路板包括一叠合层以及多个接垫。叠合层具有一表面。接垫包括一对差动信号接 垫，且这对差动信号接垫配置于叠合层的表面上。接脚分别焊接至线路板。接脚包括一对 第一差动信号接脚以及一对第二差动信号接脚。控制芯片安装至线路板的叠合层。储存芯 片安装至线路板的叠合层。基于上述，由于本发明的电子组装及其应用是通过线路板的最接近叠合层的表面 的图案化金属层直接形成多个接垫，因此本发明的电子组装的结构较为精简，可节省电子 组装的制造成本。
图1A为本发明的一实施例的一种电子组装的示意图。图1B为图1A的电子组装的局部剖面示意图。图1C为本发明所适用的插座连接器的示意图。图1D为图1C的插座连接器的局部剖面示意图。图1E为图1A的接脚封装于绝缘壳体内的示意图。图2A为图1C的插座连接器插接至图1A的电子组装的示意图。图2B为图1C的插座连接器插接至图1A的电子组装的局部剖面示意图。图3A为本发明的一实施例的储存装置的方块示意图。
图3B至图3G为本发明的多个实施例的储存装置的剖面示意图。
具体实施例方式为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。本发明所提出的电子组装可适用于USB 3.0架构。在本发明应用于USB 3. 0架构 中，相较现有的USB 2.0以及USB 3.0适用的线路板而言，本发明是通过最接近线路板表面 的图案化金属层直接形成多个接垫，这些接垫例如是支持USB 1. 0架构或USB2. 0架构的接 垫。此外，本发明于线路板上也包括多接接脚，其例如是五根支持USB 3.0架构的接脚，其 中四根接脚用于一传送差动信号对(transmitting differential signal pair)及一接收 差动信号对(receiving differential signal pair)，而第五根接脚则用于接地功能。简 言之，本发明的电子组装是将支持不同架构的接垫与接脚进行整合以精简于同一个线路板 上。以下将利用多个不同的实施例来分别且详细说明电子组装的设计。图1A为本发明的一实施例的一种电子组装的示意图。图1B为图1A的电子组装的 局部剖面示意图。图1C为本发明所适用的插座连接器的示意图。图1D为图1C的插座连 接器的局部剖面示意图。请先同时参考图1A与图1C，在本实施例中，电子组装100适用于 连接至一插座连接器10，此插座连接器10例如是支持USB 3.0架构的插座连接器10。此 处所述的电子组装100与插座连接器10相连接的部分可视为一插头端(Plug)，而插座连接 器10可视为一插座端(Receptacle)。详细来说，请先参考图1C与图1D，本实施例所述的可应用于USB 3. 0架构的插座 连接器10包括一接脚列20及另一与接脚列20相并排的接脚列30。接脚列20包括一对差 动信号接脚22、另一对差动信号接脚24及一位于这两对差动信号接脚22及24之间的接地 接脚26。在本实施例中，这对差动信号接脚22例如为USB 3. 0架构中的一对接收差动信号 接脚端Rx+及Rx_，其接收来自插头端的传送差动信号接脚端Tx+及Tx_的信号；而另一对差 动信号接脚24例如为USB 3. 0架构中的一对传送差动信号接脚端Tx+及Tx_，其传送信号至 插头端的接收差动信号接脚端Rx+及Rx_。接脚列30包括一接地接脚32、一电源接脚34及 一对位于接地接脚32及电源接脚34之间的差动信号接脚36。此外，这对差动信号接脚36 例如为可支持USB 1.0架构或USB 2.0架构的一对传送/接收差动信号接脚端D+及D_。请参考图1A与图1B，本实施例的电子组装100包括一线路板110以及多个接脚 120。线路板110具有一叠合层112、多个贯孔114以及多个接垫116。在本实施例中，叠合 层112具有一表面112a，且此叠合层112例如是由多个介电层112b以及多个与介电层交互 叠合的图案化金属层112c所构成，其中这些图案化金属层112c可通过导孔(via)112d而 彼此电性连接。这些贯孔114贯穿叠合层112。这些接垫116包括一对差动信号接垫116a、 一接地接垫116b以及一电源接垫116c。这对差动信号接垫116a、接地接垫116b与电源接 垫116c皆配置于叠合层112的表面112a上，且这对差动信号接垫116a位于接地接垫116b 与电源接垫116c之间。值得一提的是，本实施例的这些接垫116是由最接近叠合层112的 表面112a的一图案化金属层112c所形成。这些接脚120分别焊接至线路板110的这些贯孔114中，其中这些接脚120包括一对第一差动信号接脚122、一对第二差动信号接脚124以及一接地接脚126。这对第一差 动信号接脚122与这对第二差动信号接脚124在叠合层112的表面112a的正投影与这对 差动信号接垫116a于叠合层112的表面112a上的正投影不重叠。也就是说，这对第一差 动信号接脚122、这对第二差动信号接脚124以及这对差动信号接垫116a呈交错排列。此 夕卜，接地接脚126位于这对第一差动信号接脚122与这对第二差动信号接脚124之间。在本实施例中，这对差动信号接垫116a例如为支持USB 1.0架构或USB 2. 0架构 的一对传送/接收差动信号端D+及D—。一般来说，传送/接收差动信号端(D+及D_)为一 半双功传输模式，亦即信号的传送或接收只能择一进行。意即，当进行数据传送时，就无法 进行数据接收，而当进行数据接收时，就无法进行数据传送。此外，这对第一差动信号接脚122例如为USB3. 0架构中的一对传送差动信号端 Tx+及Tx-，而这对第二差动信号接脚124为USB 3. 0架构中的一对接收差动信号端R/及Rx_。 在USB 3.0架构中，传送差动信号端(Tx+及Tx-)与接收差动信号端(民+及艮―)为一全双功 传输模式，亦即信号的传送或接收可以直接进行。在此必须说明的是，这对第一差动信号接 脚122以及这对第二差动信号接脚124所支持的传输速度高于这对差动信号接垫116a所 支持的传输速度。在本实施例中，这些接脚120的一端形状例如是一倒勾状(reversed hook shape)，但本发明并不以此为限。于其他实施例中，这些接脚120的一端形状亦可是一突出 状(protrudentshape)。然而，本发明并不限定这些接脚120的形态，虽然此处所提及的这 些接脚120为分别独立的构件，且分别焊接至线路板110的这些贯孔114中。请参考图IE的实施例中，亦可通过一绝缘壳体150将这些接脚120的局部封装于 绝缘壳体150中。也就是说，可先将分别独立的这些接脚120通过绝缘壳体150而结合成 一体的结构。之后，再将此一体的结构焊接至线路板110上，以助于缩短焊接前定位这些接 脚120的时间。此外，于另一未绘示的实例中，线路板110亦可不具有这些贯孔114，而这些接脚 120是以表面安装(surface mount)的方式焊接至线路板110上。另外，于又一未绘示的实 例中，线路板110亦可仅具有部份这些贯孔114，而部份这些接脚120焊接至线路板110的 这些贯孔114中，而剩下的其他接脚120则以表面安装的方式焊接至线路板110上。因此， 此处所述的这些接脚120的形态仅为举例说明之用，而非限定本发明所欲涵盖的样态。图2A为图IC的插座连接器插接至图IA的电子组装的示意图。图2B为图IC的 插座连接器插接至图IA的电子组装的局部剖面示意图。请同时参考图2A与图2B，当插座 连接器10连接至电子组装100时，接脚列20的这对差动信号接脚22分别直接接触这些接 脚120的这对第一差动信号接脚122，而这对差动信号接脚24分别直接接触这些接脚120 的这对第二差动信号接脚124，且接地接脚26直接接触接地接脚126。接脚列30的接地接 脚32直接接触接地接垫116b，电源接脚34直接接触电源接垫116c，而这对差动信号接脚 36分别直接接触这对差动信号接垫116a。由于插座连接器10可直接接触由线路板110所 构成的这些接垫116，因此可维持高速信号通道的品质。简言之，由于本实施例的电子组装100是将可支持USB架构(例如:USB 1. 0或USB 2. 0架构)的这些接垫116设置于线路板110的叠合层112的表面112a上，而将支持另一 USB架构(例如USB3.0架构)的这些接脚120分别焊接至线路板110的这些贯孔114中。如此一来，支持不同架构的这些接垫116与这些接脚120可进行整合以精简于同一个线路板110上，并且这些接脚120所支持的传输速度高于这些接垫116所支持的传输速度。此外，通过线路板110的最接近叠合层112的表面112a的图案化金属层112c直 接形成多个可支持USB架构的接垫116，因此除了可同时支持具有不同架构的插座连接器 10夕卜，本实施例的电子组装100的结构也较为精简，制作上也较为简便，而可节省电子组装 100的制造成本。在一实施例中，本实施例的电子组装100可应用于一种储存装置，特别是一种薄 型、卡片式的储存装置(例如薄型存储卡)。由于本发明利用线路板110的最接近叠合层 112的表面112a的图案化金属层112c直接形成多个可支持USB架构的接垫116，因此整个 电子组装100的体积较小且较轻薄，而方便使用者随身携带。使用者可以通过电子组装100 的插头端(Plug)连接至另一电子装置的插座端(Rec印tacle)，而可随时进行数据存取。此 夕卜，这对差动信号接垫116a、这对第一差动信号接脚122、这对第二差动信号接脚124分别 与控制芯片电性连接，以作为信号传递之用。以下将利用多个不同的实施例来分别说明储 存装置IOOa IOOg的结构设计。下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示 相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实 施例，于下述实施例中不再重复赘述。图3A为本发明的一实施例的储存装置的方块示意图。请参考图3A，本实施例的 储存装置IOOa与前述实施例的电子组装100相似，其主要的差异在于本实施例的储存装 置IOOa还包括一安装至线路板110的控制芯片130a以及一安装至线路板110的储存芯片 140a，其中控制芯片130a与储存芯片140a彼此电性连接，以作为信号传递之用。详细来说， 在本实施例中，控制芯片130a例如是用来控制储存芯片140a的存取的芯片，其中储存芯片 140a的类型例如是与非门快闪存储器(NAND Flash)，但非限定于此。图3B至图3G为本发明的多个实施例的储存装置的剖面示意图。请先参考图3B， 在本实施例中，储存芯片140b例如是堆叠于控制芯片130b上，而控制芯片130b通过线路 板110的叠合层112中的这些图案化金属层(未绘示)而电性连接至这些接脚120(图3B 中仅示意地绘示一个第一差动信号接脚122)与这些接垫116(图3B中仅示意地绘示一个 接地接垫116b)。在此必须说明的是，于其他未绘示的实施例中，控制芯片130b亦可通过导 孔(未绘示)以及这些图案化金属层而电性连接至这些接脚120与这些接垫116。值得一提的是，本发明并不限定控制芯片130b与储存芯片140b的位置。举例而 言，于其他实施例中，请参考图3C，控制芯片130c与储存芯片140c亦可分别独立地内埋于 线路板110内。请参考图3D，控制芯片130d与储存芯片140d亦可分别独立地配置于线路板110 的叠合层112的表面112a上。请参考图3E，储存芯片140e堆叠于控制芯片130e上，且储存芯片140e与控制芯 片130e内埋于线路板110内。请参考图3F，控制芯片130f配置于线路板110的叠合层112的表面112a上，而储 存芯片140f内埋于线路板110内。请参考图3G，储存芯片140g配置于线路板110的叠合层112的表面112a上，而控制芯片130g内埋于线路板110内。此处所述的这些控制芯片130a至130g与这些储存芯片140a至140g的位置仅为举例说明之用，而非限定本发明所欲涵盖的样态。综上所述，由于本发明的电子组装及其应用是通过线路板的表面的图案化金属层 直接形成多个支持USB架构(例如USB 1.0或USB 2. 0架构)的接垫，并且焊接上多个支 持另一 USB架构(例如:USB 3.0架构)的接脚，因此除了可同时支持具有不同USB架构的 插座连接器外，本发明的电子组装的结构也较为精简，可节省电子组装的制造成本。此外， 插座连接器的部分接脚可直接接触本发明的电子组装中由线路板所构成的多个接垫，因此 可维持高速信号通道的品质。以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本 项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因 此本发明的保护范围当以本申请的权利要求书所界定的范围为准。附图中符号的简单说明如下10 插座连接器20 接脚列22 差动信号接脚24 差动信号接脚26 接地接脚30 接脚列32 接地接脚34:电源接脚36 差动信号接脚100 电子组装IOOa IOOg 储存装置110:线路板112:叠合层112a:表面11沘介电层112c:图案化金属层112d:导孔114:贯孔116:接垫116a:差动信号接垫116b:接地接垫Il6C:电源接垫120 接脚122 第一差动信号接脚124 第二差动信号接脚126 接地接脚
130a 130g 控制芯片140a 140g 储存芯片150 绝缘壳体。
权利要求
一种电子组装，其特征在于，包括一线路板，包括一叠合层以及多个接垫，其中该叠合层具有一表面，而所述接垫包括一对差动信号接垫，且该对差动信号接垫配置于该叠合层的该表面上；以及多个接脚，焊接至该线路板，其中所述接脚包括一对第一差动信号接脚以及一对第二差动信号接脚。
2.根据权利要求1所述的电子组装，其特征在于，该对第一差动信号接脚以及该对第 二差动信号接脚所支持的传输速度高于该对差动信号接垫所支持的传输速度。
3.根据权利要求1所述的电子组装，其特征在于，该叠合层包括至少一图案化金属层， 其中最接近该表面的图案化金属层形成所述接垫。
4.根据权利要求1所述的电子组装，其特征在于，该线路板具有多个贯孔，所述贯孔贯 穿该叠合层，且所述接脚分别焊接至所述贯孔中。
5.根据权利要求1所述的电子组装，其特征在于，所述接垫还包括一接地接垫与一电 源接垫，该接地接垫与该电源接垫配置于该叠合层的该表面上，且分别位于该对差动信号 接垫的侧边；所述接脚还包括一接地接脚，位于该对第一差动信号接脚与该对第二差动信 号接脚之间。
6.根据权利要求1所述的电子组装，其特征在于，该对差动信号接垫为一对传送/接收 差动信号端D+及D—；该对第一差动信号接脚为一对传送差动信号端Tx+及Tx_ ；该对第二差 动信号接脚为一对接收差动信号端Rx+及Rx_。
7.根据权利要求1所述的电子组装，其特征在于，还包括一绝缘壳体，其中所述接脚的 局部封装于该绝缘壳体中。
8.一种储存装置，其特征在于，包括一线路板，包括一叠合层以及多个接垫，其中该叠合层具有一表面，而所述接垫包括一 对差动信号接垫，且该对差动信号接垫配置于该叠合层的该表面上；多个接脚，焊接至该线路板，其中所述接脚包括一对第一差动信号接脚以及一对第二 差动信号接脚；一控制芯片，安装至该线路板的该叠合层；以及一储存芯片，安装至该线路板的该叠合层。
9.根据权利要求8所述的储存装置，其特征在于，该控制芯片位于该叠合层的该表面 上或内埋于该叠合层中。
10.根据权利要求8所述的储存装置，其特征在于，该储存芯片位于该叠合层的该表面 上或内埋于该叠合层中。
11.根据权利要求8所述的储存装置，其特征在于，该对第一差动信号接脚以及该对第 二差动信号接脚所支持的传输速度高于该对差动信号接垫所支持的传输速度。
12.根据权利要求8所述的储存装置，其特征在于，该叠合层包括至少一图案化金属 层，其中最接近该表面的图案化金属层形成所述接垫。
13.根据权利要求8所述的储存装置，其特征在于，该线路板具有多个贯孔，所述贯孔 贯穿该叠合层，且所述接脚分别焊接至所述贯孔中。
14.根据权利要求8所述的储存装置，其特征在于，所述接垫还包括一接地接垫与一电 源接垫，该接地接垫与该电源接垫配置于该叠合层的该表面上，且分别位于该对差动信号接垫的侧边；所述接脚还包括一接地接脚，位于该对第一差动信号接脚与该对第二差动信 号接脚之间。
15.根据权利要求8所述的储存装置，其特征在于，该对差动信号接垫为一对传送/接 收差动信号端D+及D—；该对第一差动信号接脚为一对传送差动信号端Tx+及Tx_ ；该对第二 差动信号接脚为一对接收差动信号端Rx+及Rx_。
16.根据权利要求8所述的储存装置，其特征在于，还包括一绝缘壳体，其中所述接脚 的局部封装于该绝缘壳体中。
全文摘要
一种电子组装及其储存装置，电子组装包括一线路板以及多个接脚。线路板包括一叠合层以及多个接垫。叠合层具有一表面。接垫包括一对差动信号接垫，且这对差动信号接垫配置于叠合层的表面上。接脚分别焊接至线路板。接脚包括一对第一差动信号接脚以及一对第二差动信号接脚。本发明的电子组装的结构较为精简，可节省电子组装的制造成本。
文档编号H01R13/40GK101847791SQ20101015107
公开日2010年9月29日 申请日期2010年4月19日 优先权日2010年1月11日
发明者李胜源 申请人:威盛电子股份有限公司