专利名称：相变存储器的制作方法
技术领域：
本发明涉及半导体技术领域，特别涉及相变存储器的制作方法。
背景技术：
相变存储器(Phase Change Random Access Memory, PCRAM)技术是基于 S. R. Ovshinsky在20世纪60年代末提出相变薄膜可以应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前非易失性存储器技术研究的焦点。在相变存储器中，可以通过对记录了数据的相变层进行热处理，来改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“1”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。现有的相变存储器的制作方法请参考图1 图4。首先，请参考图1，提供半导体衬底100，在所述半导体衬底100上形成第一介质层101，所述第一介质层101内形成第一底部电极102和导电插塞103，所述第一底部电极102和导电插塞103与所述第一介质层101 齐平。所述半导体衬底100内还形成有晶体管，所述晶体管用于驱动后续形成的相变层，所述导电插塞103作为所述晶体管的互连结构的一部分，用于与后续形成的互连线电连接。然后，仍然参考图1，在所述第一介质层101上形成第二介质层104，所述第二介质层104内形成有与所述第二介质层104齐平的第二底部电极105，所述第二底部电极105位于所述第一底部电极102上，所述第二底部电极105与所述第一底部电极102构成底部电极。接着，请参考图2，在所述第二介质层104上方形成第三介质层107。然后，刻蚀所述第三介质层107和第二介质层104，在所述第三介质层107和第二介质层104内形成沟槽，所述沟槽露出下方的导电插塞103。然后，在所述沟槽内沉积金属层，形成互连线106， 所述互连线与下方的导电插塞103电连接，两者构成晶体管的互连结构。接着，请参考图3，刻蚀所述第三介质层107，在所述第三介质层107内形成开口， 所述开口露出下方的第二底部电极105。然后，请参考图4，在所述开口内填充相变材料，形成相变层108。在公开号为CN1017^492A的中国专利申请中可以发现更多关于现有的相变存储器的信息。在实际中发现，现有方法制作相变存储器的良率较低。
发明内容
本发明解决的问题是提供了一种相变存储器的制作方法，提高了相变存储器的良
3率。为解决上述问题，本发明提供了一种相变存储器的制作方法，包括提供半导体衬底，所述半导体衬底上形成有层间介质层，所述层间介质层内形成有互连结构和底部电极，所述互连结构与所述层间介质层齐平，所述底部电极上方覆盖有部分所述层间介质层；在所述层间介质层内形成开口，所述开口露出所述底部电极；在所述层间介质层以及所述开口的侧壁和底部形成绝缘层；进行等离子体刻蚀工艺，去除所述开口的底部的绝缘层，露出下方的底部电极；在开口内形成相变层；去除位于所述层间介质层表面的绝缘层。可选地，所述绝缘层的厚度范围为30 500埃。可选地，所述绝缘层的材质为氧化硅、氮化硅、氮氧化硅、碳化硅、氧化钽、氧化铝、 氧化铪、氧化锆或氧化钨。可选地，所述绝缘层的制作方法为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。可选地，所述等离子体刻蚀工艺采用的离子为惰性气体的离子、含氮离子或惰性气体的离子与含氮离子的混合。可选地，所述惰性气体的离子为氩离子、氦离子中的一种或两种；所述含氮离子为氮离子、铵离子中的一种或两种。可选地，所述等离子体刻蚀的功率范围为100 1000W。可选地，所述层间介质层的材质为氧化硅、氮化硅、碳化硅或氮氧化硅。可选地，所述底部电极与所述层间介质层之间形成有接触金属层。可选地，所述接触金属层由钛层和氮化钛层构成或所述接触金属层由钽层和氮化钽层构成。与现有技术相比，本发明具有以下优点首先提供有形成了层间介质层的半导体衬底，所述层间介质层内形成有底部电极和与所述层间介质层齐平的互连结构；然后在所述层间介质层内形成露出所述底部电极的开口；接着，在所述层间介质层以及所述开口的侧壁和底部形成绝缘层，所述绝缘层在进行等离子体刻蚀时保护了所述互连结构，防止所述互连结构表面聚集电荷，从而避免了所述底部电极与所述互连结构之间的放电(arcing)现象，从而保护了位于半导体衬底内的晶体管，使得所述晶体管免于收到所述放电电流的影响，提高了相变存储器的良率；进一步优化地，所述底部电极与所述层间介质层之间形成有接触金属层，所述接触金属层提高了所述底部电极与所述层间介质层之间粘附性；所述接触金属层由钛层和氮化钛层构成或所述接触金属层由钽层和氮化钽层构成；进一步优化地，所述钛层或钽层化学性质活泼，在所述绝缘层去除后，可能与后续沉积的相变层反应，从而消耗所述相变层，本发明在去除所述绝缘层时，采用氮离子与所述钛层或钽层发生反应，形成性质较为稳定的氮化钛或氮化钽，从而避免了所述相变层的损失，进一步改善了相变存储器的性能。
图1 图4是现有技术的相变存储器制作方法剖面结构示意图；图5是本发明的相变存储器制作方法流程示意图；图6 图12是本发明一个实施例的相变存储器的制作方法剖面结构示意图。
具体实施例方式现有方法制作的相变存储器的良率低。经过发明人研究发现，造成现有的相变存储器的良率低的原因是由于相变层与下方的底部电极之间的玷污或自然氧化层，从而所述相变层容易与下方的底部电极断开(open)，影响了相变存储器的良率。具体地，请结合图3，在所述第三介质层107内形成开口后，所述第二底部电极105 露出，所述第二底部电极105由于暴露于空气中，因此所述第二底部电极105容易发生氧化作用。并且来自于洁净室中的颗粒、水和有机物以及无机物等污染物会使得所述开口暴露出的第二底部电极105和部分第二介质层104表面受到所述污染物的污染，所述污染物会在所述第二底部电极105和部分第二介质层104表面形成污染物薄膜，该污染物薄膜会影响后续形成的相变层与所述第二底部电极105之间的电连接断开，使得所述相变层无法接受来自第二底部电极105的相变电流，从而相变层无法进行相变操作。因此，需要去除所述污染物薄膜，发明人考虑利用等离子体刻蚀的工艺去除所述污染物。在进行等离子体刻蚀工艺时，大量的等离子体和电子轰击所述第三介质层107的表面、所述开口露出的部分第二介质层104的表面和第二底部电极105的表面，从而将所述第二介质层104表面和第二底部电极105表面的污染物薄膜去除，使得所述第二介质层104 表面和第二底部电极105的表面较为洁净，有利于提高相变层与第二底部电极105之间电连接的可靠性。但是，在进行所述等离子体刻蚀的工艺时，等离子刻蚀工艺过程中产生的大量的电子会聚集于所述第二底部电极105和互连线106的表面。由于为了减小相变层相变所需电流，需要减小相变层与所述第二底部电极105之间的接触面积，即所述第二底部电极105 的面积通常很小。而为了减小互连结构的电阻，所述互连线106的面积通常较大，这使得所述第二底部电极105的面积远远小于所述互连线106的面积，从而所述第二底部电极105 的表面分布的电子的数目远远少于所述互连线106表面分布的电子的数目，这使得所述第二底部电极105和互连线106表面之间产生电子数目的差异，即第二底部电极105表面的电子的数目远远小于互连线106表面的电子的数目，从而在所述第二底部电极105与所述互连线106之间产生电势差，该电势差使得所述电子从数目较多的互连线106表面朝向电子数目较少的第二底部电极105表面运动，直至所述第二底部电极105与所述互连线106 的表面电势差为零。在所述电子从数目较多的互连线106朝向所述第二底部电极105表面运动时，会经过所述半导体衬底100、导电插塞103，在所述半导体衬底100内形成电流，上述电子运动的过程称为放电过程(arcing)。这种放电过程中经过所述半导体衬底的电流将会损伤或烧坏所述半导体衬底100内晶体管，这使得所述晶体管无法正常工作，从而影响了相变存储器的良率。为了解决上述问题，本发明提出一种相变存储器的制作方法。请结合图5所示的本发明的相变存储器的制作方法流程示意图，所述方法包括
步骤Si，提供半导体衬底，所述半导体衬底上形成有层间介质层，所述层间介质层内形成有互连结构和底部电极，所述互连结构与所述层间介质层齐平，所述底部电极上方覆盖有部分所述层间介质层；步骤S2，在所述层间介质层内形成开口，所述开口露出所述底部电极；步骤S3，在所述层间介质层以及所述开口的侧壁和底部形成绝缘层；步骤S4,进行等离子体刻蚀工艺，去除所述开口的底部的绝缘层，露出下方的底部电极；步骤S5，在开口内形成相变层；步骤S6，去除位于所述层间介质层表面的绝缘层。下面将结合具体的实施例对本发明的技术方案进行详细地说明。为了更好地说明本发明的技术方案，请参考图6 图12所示的本发明一个实施例的相变存储器的制作方法剖面结构示意图。首先，请参考图6，提供半导体衬底200，所述半导体衬底200上形成有第一介质层 201，所述第一介质层201内形成有第一底部电极202和导电插塞203。所述第一底部电极 202和导电插塞203与所述第一介质层201齐平。所述第一底部电极202与所述第一介质层201之间以及所述导电插塞203与所述第一介质层201之间还形成有接触金属层211。作为一个实施例，所述半导体衬底200内还形成有晶体管，所述晶体管用于驱动后续形成的相变层。所述晶体管通过所述导电插塞203与后续形成的互连线电连接。本实施例中，所述半导体衬底200的材质为硅。在其他的实施例中，所述半导体衬底200的材质还可以为锗硅或绝缘体上硅。所述第一介质层201的材质为绝缘材质。所述第一介质层201的材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅。所述第一介质层201的厚度范围为500 8000埃，例如所述第一介质层201的厚度可以为500埃、3000埃、500埃或8000埃。在本发明的一个实施例中，所述第一介质层201的材质氮化硅，其厚度为5000埃，所述第一介质层201可以利用化学气相沉积工艺制作。利用所述化学气相沉积工艺制作所述氮化硅的方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。作为一个实施例，所述导电插塞203的材质为钨。在其他的实施例中，所述导电插塞203的材质还可以为铜、铝等其他金属。所述导电插塞203用于与后续的工艺步骤中形成的互连线形成互连结构。所述第一底部电极202将与后续工艺步骤中形成的第二底部电极构成底部电极， 所述底部电极用于向后续工艺步骤中形成的相变层提供相变电流。作为本发明的一个实施例，所述第一底部电极202的材质与所述导电插塞203的材质相同，即所述第一底部电极202的材质为钨，从而所述第一底部电极202和所述导电插塞203可以采用工艺步骤制作，从而节约工艺步骤。在本发明的其他实施例中，所述第一底部电极202的材质还可以为多晶硅。所述第一接触金属层211的厚度范围为10 100埃，所述第一接触金属层211用于提高所述第一底部电极202与所述第一介质层201之间以及所述导电插塞203与所述第一介质层201之间的粘附性。作为一个实施例，所述第一接触金属层211由钛层和氮化钛层构成，所述钛层位于所述氮化钛层和所述第一介质层201之间或所述钛层位于所述氮化钛层与所述导电插塞203之间，所述氮化钛层位于所述钛层和第一介质层201之间。作为本发明的又一实施例，所述第一接触金属层211还可以由钽层和氮化钽层构成，所述钽层位于所述氮化钽层和所述第一介质层201之间或所述钽层位于所述氮化钽层与所述导电插塞203之间，所述氮化钽层位于所述钽层和第一介质层201之间。然后，请参考图7，在所述第一介质层201上形成第二介质层204，所述第二介质层 204内形成有第二底部电极205，所述第二底部电极205与所述第二介质层204齐平。作为优选的实施例，所述第二底部电极205与所述第二介质层204之间还形成有第二接触金属层210。所述第二接触金属层210的厚度范围为10 100埃。所述第二接触金属层210用于提高所述第二底部电极205与所述第二介质层204 之间的粘附性。所述第二接触金属层210由钛层和氮化钽层构成或所述第二接触金属层 210由钽层和氮化钽层构成。所述钛层或钽层位于所述氮化钽层与所述第二底部电极205 之间，所述氮化钽层位于所述钛层与所述第二介质层204之间。所述钛层、钽层、氮化钽层和氮化钛层的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。作为一个实施例，所述第二底部电极210的材质为钨。所述第二底部电极210与所述第一底部电极202构成底部电极。所述第二底部电极210用于向后续形成的相变层提供相变电流，为了减小相变层所需的相变电流，需要提高所述第二底部电极210与所述相变层的接触面积，因此所述第二底部电极210的面积不宜过大，所述面积通常为相变层面积的1/10 2/3。所述第二介质层204的材质为绝缘材质。具体地，所述第二介质层204的材质可以为氧化硅、碳化硅、碳化硅或氮氧化硅。作为本发明的一个实施例，所述第二介质层204 的材质选择与所述第一介质层201相同的材质，即所述第二介质层204的材质为氮化硅。 所述第二介质层204的厚度范围为500 8000埃，例如所述第二介质层204的厚度可以为 500埃、3000埃、5000埃或8000埃。所述第二介质层204的制作方法可以为化学气相沉积工艺。然后，请参考图8，在所述第二介质层204表面形成第三介质层207。所述第三介质层207的厚度范围为300 8000埃，例如为300埃、1000埃、5000埃或8000埃。所述第三介质层207的材质为绝缘材质。具体地，所述第三介质层207的材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅。本实施例中，所述第三介质层207的材质为氮化硅，其可以利用化学气相沉积工艺制作。所述第三介质层207与下方的第二介质层204、第一介质层201构成层间介质层。接着，请继续参考图8，在所述第三介质层207和第二介质层204内形成沟槽，所述沟槽露出下方的导电插塞203。然后，在所述沟槽侧壁形成第三接触金属层212，所述第三接触金属层212的材质为钛/氮化钛或钽/氮化钽；然后，在所述开口内制作互连线206， 所述互连线206与所述第三介质层207齐平。所述第三接触金属层212用于增加所述互连线206与所述层间介质层之间的粘附性。所述互连线206与所述导电插塞203电连接，两者构成互连结构。所述互连结构用于将半导体衬底200内的晶体管之间电连接以及将所述晶体管与外部电路电连接。然后，请继续参考图8，刻蚀所述第三介质层207，在所述第三介质层207内形成开口，所述开口露出所述第二底部电极205和第二接触金属层210。形成所述开口的刻蚀工艺作为本领域技术人员的公知技术，在此不做详细的说明。所述开口用于沉积相变层。通常，所述开口形成后，在进行所述相变层沉积之前，可能会将所述半导体衬底200放置于洁净室中等待一段时间，从而所述第二底部电极205表面可能由于氧化作用而形成自然氧化层，所述开口的侧壁和底部还可能受到来自洁净室中的污染物的污染。所述污染物包括水蒸气、有机物、无机物和颗粒。所述污染物可能在所述开口的底部、侧壁形成污染物薄膜，所述污染物薄膜将会影响后续形成的相变层与所述第二底部电极205之间的电连接的可靠性。因此，需要进行等离子体刻蚀工艺去除所述污染物薄膜以及所述自然氧化层。而所述等离子体刻蚀工艺可能会引起所述第二底部电极205表面和互连线206的表面的电子分布不均勻，从而引起电子自所述第二底部电极205、第一底部电极202，经过所述半导体衬底200、导电插塞203，到达所述互连线206，引起放电现象。因此，需要消除放电现象。请参考图9，在所述第三介质层207表面、所述开口和侧壁形成绝缘层209，所述绝缘层209用于在后续进行的等离子体刻蚀步骤中保护所述互连线206的表面，防止所述互连线206的表面聚集电荷。所述绝缘层209的材质为氧化硅、氮化硅、氮氧化硅、碳化硅、氧化钽、氧化铝、氧化铪、氧化锆或氧化钨。所述绝缘层209的制作方法为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述绝缘层209的厚度范围为30 500埃，例如为30埃、50埃、300埃或500埃。 在实际中，由于上述的化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺的限制，最终在所述第三介质层207表面形成的绝缘层209的厚度会比位于开口侧壁和底部的绝缘层 209略厚5 100埃，从而在后续的等离子刻蚀工艺中，位于开口侧壁和底部的绝缘层209 将会首先被去除。然后，请参考图10，进行等离子体刻蚀工艺，去除所述开口的底部的绝缘层209， 露出下方的底部电极205和第二接触金属层210。作为一个实施例，所述等离子体刻蚀工艺采用的离子为惰性气体的离子、含氮离子或惰性气体的离子与含氮离子的混合。其中，所述惰性气体的离子为氩离子、氦离子中的一种或两种；所述含氮离子为氮离子、铵离子中的一种或两种。作为优选的实施例，所述等离子体刻蚀可以利用惰性气体的离子与含氮的离子的混合刻蚀所述绝缘层209，所述惰性气体的离子可以为氩离子、所述含氮的离子可以为氮离子。所述惰性气体的离子可以在去除所述绝缘层209的同时，清洁所述开口露出的底部电极205和第二接触金属层210的表面，从而有利于提高后续形成的相变层与所述底部电极 205的粘附性；所述含氮离子可以与所述开口暴露出的所述第二接触金属层210的钽层或钛层结合，形成氮化钽层或氮化钛层，从而可以防止所述钽层或钛层的性质较为活泼，与相变层反应，而导致消耗所述相变层。作为本发明的一个实施例，所述等离子刻蚀的功率范围为100 1000W。然后，请参考图11，在所述开口内和绝缘层209表面形成相变层208，所述相变层 208填充满所述开口。所述相变层208的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。
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所述相变层208的材质为硫族化合物合金。所述硫族化合物合金为Si-Sb-Te、 Ge-Sb-Te, Ag-In-Te 或 Ge-Bi-iTe。然后，请参考图12，去除位于所述第三介质层207表面的绝缘层209和所述开口以外的多余的相变层208。作为一个实施例，所述绝缘层209和相变层208的去除方法为化学机械研磨的方法。作为又一实施例，所述绝缘层209和相变层208的去处方法还可以为等离子体刻蚀工艺或湿法刻蚀工艺。综上，本发明提供的相变存储器的制作方法，在沉积相变层前，在半导体衬底上形成绝缘层，所述绝缘层用于保护互连结构，防止互连结构表面聚集电荷，避免在进行后续的等离子体刻蚀工艺中所述底部电极与所述互连结构之间的放电(arcing)现象，从而保护了位于半导体衬底内的晶体管，使得所述晶体管免于受到所述放电电流的影响，提高了相变存储器的良率；然后进行等离子体刻蚀工艺，去处底部电极表面的氧化物和污染物薄膜， 提高了底部电极表面的洁净度，从而提高了相变层与底部电极之间的电连接的可靠性。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种相变存储器的制作方法，其特征在于，包括提供半导体衬底，所述半导体衬底上形成有层间介质层，所述层间介质层内形成有互连结构和底部电极，所述互连结构与所述层间介质层齐平，所述底部电极上方覆盖有部分所述层间介质层；在所述层间介质层内形成开口，所述开口露出所述底部电极；在所述层间介质层以及所述开口的侧壁和底部形成绝缘层；进行等离子体刻蚀工艺，去除所述开口的底部的绝缘层，露出下方的底部电极；在开口内形成相变层；去除位于所述层间介质层表面的绝缘层。
2.如权利要求1所述的相变存储器的制作方法，其特征在于，所述绝缘层的厚度范围为30 500埃。
3.如权利要求1所述的相变存储器的制作方法，其特征在于，所述绝缘层的材质为氧化硅、氮化硅、氮氧化硅、碳化硅、氧化钽、氧化铝、氧化铪、氧化锆或氧化钨。
4.如权利要求1所述的相变存储器的制作方法，其特征在于，所述绝缘层的制作方法为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
5.如权利要求1所述的相变存储器的制作方法，其特征在于，所述等离子体刻蚀工艺采用的离子为惰性气体的离子、含氮离子或惰性气体的离子与含氮离子的混合。
6 如权利要求5所述的相变存储器的制作方法，其特征在于，所述惰性气体的离子为氩离子、氦离子中的一种或两种；所述含氮离子为氮离子、铵离子中的一种或两种。
7.如权利要求1、5、6中任一权利要求所述的相变存储器的制作方法，其特征在于，所述等离子体刻蚀的功率范围为100 1000W。
8.如权利要求1所述的相变存储器的制作方法，其特征在于，所述层间介质层的材质为氧化硅、氮化硅、碳化硅或氮氧化硅。
9.如权利要求1所述的相变存储器的制作方法，其特征在于，所述底部电极与所述层间介质层之间形成有接触金属层。
10.如权利要求9所述的相变存储器的制作方法，其特征在于，所述接触金属层由钛层和氮化钛层构成或所述接触金属层由钽层和氮化钽层构成。
全文摘要
本发明提供了一种相变存储器的制作方法，包括提供半导体衬底，所述半导体衬底上形成有层间介质层，所述层间介质层内形成有互连结构和底部电极，所述互连结构与所述层间介质层齐平，所述底部电极上方覆盖有部分所述层间介质层；在所述层间介质层内形成开口，所述开口露出所述底部电极；在所述层间介质层以及所述开口的侧壁和底部形成绝缘层；进行等离子体刻蚀工艺，去除所述开口的底部的绝缘层，露出下方的底部电极；在开口内形成相变层；去除位于所述层间介质层表面的绝缘层。本发明提高了相变存储器的良率。
文档编号H01L45/00GK102479924SQ20101056838
公开日2012年5月30日 申请日期2010年11月30日 优先权日2010年11月30日
发明者任万春, 宋志棠 申请人:中芯国际集成电路制造(北京)有限公司