用于非易失性存储器件的感测放大器及相关方法与流程

本发明涉及存储器领域，更具体地，涉及用于非易失性存储器件的感测放大器及相关方法。

背景技术：

非易失性相变存储器(PCM)结合有具有在具有不同电特性的相之间切换的能力的材料。例如，这些材料可以在杂乱非晶相与有序晶相或多晶相之间切换，两相与显著不同值的电阻率相关联，从而具有所存储数据的不同值。例如，元素周期表的VI族的元素(诸如碲(Te)、硒(Se)或锑(Sb)，称为硫属化合物或硫族化物材料)可以有利地用于制造相变存储单元。通过局部增加硫族化物材料的单元的温度来获得相变，通过电阻电极(通常已知为加热器)被设置为与硫族化物材料的相应区域接触。选择器件(例如，MOSFET)连接至加热器，并且能够实现通过相应加热器编程电流的通路。电流通过焦耳效应产生相变所需的温度。在读取期间，通过施加足够低而不能引起显著加热的电压，然后通过读取在单元中流动的电流的值来检测硫族化物材料的状态。由于电流与硫族化物材料的导电性成比例，所以可以确定材料的状态，因此确定存储在存储单元中的数据。

非易失性存储器包括以行(字线)和列(位线)组织的存储单元的阵列。在PCM的情况下，每个存储单元都通过串联连接的相变存储元件和选择器晶体管形成。基于在输入处接收的逻辑地址信号以及更多的解码方案，列解码器和行解码器能够选择存储单元，具体为选择对应的字线和位线。

列解码器可以包括模拟选择开关(由晶体管组成)，其在它们的相应控制端上接收地址信号。选择开关可以根据层级中的树结构来组织，并且它们在每个层级中的数量与组织和存储阵列的大小相关。当使能时，选择开关允许所选位线根据期望实施的操作达到电压和/或电流的确定值。具体地，在编程级或读取级与所选位线之间创建电流路径。通过特定数量的选择开关的串联来限定电流路径，并且对于编程级和读取级来说都是相同的(存储阵列内)。具体地，在电流路径的上游，选择器通常设置用于将路径可选地与编程级或读取级相关联。通常，在用于读取读取级中的数据的感测放大器内生成用于读取操作的位线偏置电压，并且在编程级中的专用编程驱动器内生成用于写入操作的位线偏置电压。感测放大器通过将流入所选存储单元的电流与流入参考单元的参考电流进行比较来执行存储在存储单元中的数据的读取。

在PCM的具体情况下，为了执行读取操作，使用低值的电压(例如，300mV和600mV之间)和标准值的电流(例如，在10-20μA的区域中)。用于执行写入的电压通常高于用于读取的值，例如近似比用于读取操作的电压高2V。此外，例如在600μA的区域中使用大电流。此外，在读取期间使用列编码中的快速建立(settling)。

在PCM存储器中，感测放大器可以包括三级。第一和第二级通常是差分级，它们分别用作电流积分器和比较器。第三级是设置-重置(SR)锁存器，其锁存并将差分输入转换为单端输出。这种类型的感测放大器的缺陷在于，在比较器的一个臂中总是存在静电流。此外，要求相对较长的预充电时间，这导致降低的生产率和较长的访问时间。

现有感测放大器的另一示例可以包括差分I/V转换器和比较器，其被设计为直接从电源电压(VCC)偏置位线。差分结构拒绝同时读写，并且提供在单元读取操作期间发生的噪声。位线放电后读取特征可以实施为降低通过字线上升引起的错误。对于同一字线上的多组单元图案，通过设置单元在所选字线中注入的较高电流增加了电压，从而影响弱设置单元和重置单元的值。在检测设置单元之后降低对应的位线可以减少这种效应。然而，这种类型的感测放大器的缺陷在于，仅在读循环的结尾处由触发器电流采样输出之后切断静电流，因此，经历大电流消耗直到输出被采样。

此外，可靠性是PCM单元的用于在特定的持久循环内保持正确数据的重要关注点。现有感测放大器的长时间在位线上的过电压对持久性具有负面影响。

技术实现要素：

一种存储器件包括相变存储(PCM)单元和互补PCM单元的阵列、耦合至PCM单元和互补PCM单元的阵列的列解码器、耦合至PCM单元的位线和耦合至互补PCM单元的互补位线。此外，感测放大器耦合至列解码器。感测放大器包括电流积分器，其耦合至第一和第二输出并且被配置为分别接收给定PCM单元和互补PCM单元的第一和第二电流。电流-电压转换器耦合至电流积分器，并且被配置为接收第一和第二电流，并且分别向第一和第二节点提供给定PCM单元和互补PCM单元的第一和第二电压。差分比较器可耦合至第一和第二节点，并且被配置为根据第一和第二电压生成输出信号。逻辑电路可以耦合至第一和第二节点，并且被配置为分别响应于第一和第二电压禁用列解码器并使位线电压和互补位线电压放电。

在另一实施例中，公开了一种使用用于存储器件的感测放大器的方法，该存储器件具有相变存储(PCM)单元和互补PCM单元的阵列、耦合至PCM单元和互补PCM单元的阵列的列解码器、耦合至PCM单元的位线以及耦合至互补PCM单元的互补位线。该方法包括：分别将给定PCM单元和互补PCM单元的第一和第二电流转换为第一和第二电压；以及基于第一和第二电压禁用列解码器，并使位线电压和互补位线电压放电。

附图说明

图1是根据本发明实施例的非易失性存储器件(具体为PCM类型)和对应感测放大器的部分的框图；

图2是图1的感测放大器的示意性电路图；

图3是根据本发明的用于生成STOP_READ信号的电路图和逻辑的示意图；

图4是根据本发明的列解码器的示意性电路图；

图5是根据本发明的在预充电阶段期间生成PRECH信号的电路的示意性电路图；

图6示出了根据本发明的感测放大器的三级中的电压电平的定时图；以及

图7示出了根据本发明的读循环期间的感测放大器的电压电平的定时图。

具体实施方式

以下将参照示出本发明优选实施例的附图完整地描述本发明。然而，本发明可以以许多不同的形式来实施并且不应被理解为限于本文阐述的实施例。相反，提供这些实施例以使本公开完整，并且对于本领域技术人员来说，其完全覆盖本发明的范围。类似的参考标号表示类似的元件，并且撇符号用于表示可选实施例中的相似元件。

在图1中，现在描述整体通过参考标号11表示的非易失性存储器件(具体为PCM类型)。

具体地，非易失性存储器件包括根据字线WL和位线BL布置的存储单元。通过图1中的示例示出存储单元13及其互补存储单元17。公共字线WL和位线BL及其互补位线BLn分别耦合至单元13及其互补单元17。存储单元13和17均包括相变元件19。

相变元件19包括相变材料(例如，硫族化物)，并且能够以与相变材料假设的不同相相关联的电阻等级的形式存储数据。在图1中，相变元件19被描述为具有可变阻抗的电阻器。

在所示实施例中，选择元件21是NMOS晶体管，其栅极端连接至字线WL，漏极端连接至相变元件19，并且源极端连接至参考电位(例如，连接至地)。选择元件21被控制为能够在被选择时在相应的读取/编程操作期间使读取/编程电流通过相变元件19。

列解码器23耦合在存储单元13及其互补单元17与感测放大器12和偏置电路(未示出)之间。列解码器23被配置为在被选择BL和感测放大器12之间生成电流路径。列解码器23可以包括两个或多个等级的解码。在该具体示例性实施例中，选择开关14和16在它们的终端上接收相应的列解码信号YM和YO。开关15通过用于将BL放电至地的互补信号YM_N来控制。选择开关14、15和16可以是低压NMOS晶体管。

感测放大器12包括具有节点22a和22b的第一级18。第一级18(其可以是电流积分器)耦合至第一输出20a和第二输出20b。具有节点36a和36b的第二级28(其可以是电流-电压转换器)通过节点22a和22b耦合至第一级。可以是SR锁存器的第三级42可以通过节点36a和36b耦合至第二级28。

此外，感测放大器12可以包括逻辑电路50，其耦合至节点36a和36b以及耦合至均衡器电路52和胶合逻辑电路54。胶合逻辑电路54耦合至列解码器电路56和相发生器电路58。

现在参照图2，描述感测放大器的架构。尽管示出了单个感测放大器，但感测放大器库(例如，32个感测放大器)可以在读取操作期间耦合至所选位线。如图2所示，感测放大器12可以包括三级并且以四个阶段进行操作。例如，读取循环可以开始于预充电阶段，然后是评估阶段，然后是均衡阶段和用于下一读取循环的预充电阶段。

感测放大器12的第一级可以包括相应的共源共栅电路24。每个共源共栅电路24都具有在预设值电位处偏置对应存储单元13和17的漏极端的功能，并且可以通过一对NMOS晶体管26和28形成。具体地，NMOS晶体管26的源极端耦合至对应输出20a和20b，并且漏极端耦合至晶体管28的源极端。晶体管28的漏极端耦合至对应节点22a和22b。

感测放大器12包括第二级28，其可以是电流-电压转换器。第二级28可以包括通过第一PMOS晶体管30和第二PMOS晶体管32形成的电流镜，它们的源极端分别耦合至节点36a和36b，并且通过PMOS晶体管34耦合至电源电压Vdda，其中PMOS晶体管34在自己的栅极端上接收控制信号PRECH。

一对NMOS晶体管38和40的栅极端接收控制信号PRECH，源极端被设置为参考电压，并且漏极端分别耦合至节点36b和节点36a。

感测放大器还包括第三级，其可以是差分比较器42。第三级42包括SR锁存器，其包括分别耦合至节点36a和第二节点36b的一对交叉耦合NOR门44，并且在读取期间，其上分别存在与两个存储单元13和17中流动的电流相关的第一电压COMP_OUT和第二电压COMP_OUT_N。NOT门46耦合至一对NOR门44，并且提供信号DATA_OUT。

在操作中，第一级18在预充电阶段期间将节点22a上的电流OUT_INT与节点22b上的电流OUT_INT_N相加，并且节点电压稳定。第一级18还通过Vcasc_sa提供近似为0.6V的位线BL的静态偏振。

当预充电阶段终止时，作为来自单元13及其互补单元17的电流差的积分，可以在节点22a和22b上分别显示(develop)信号作为OUT_INT和OUT_INT_N。当这两个节点22a和22b的电压足够低以接通第二级电流-电压转换器28的交叉耦合PMOS时，其通过它们的正反馈被放大，并且第三级差分比较器42可以开始进行其判定。两个节点36a COMP_OUT和36b COMP_OUT_N中的一个将提升设置基于NOR的SR触发器42中的校正数据。

从而，在两个信号COMP_OUT和COMP_OUT_N中的一个的上升处，生成均衡信号EQ和信号STOP_READ以从两条位线BL中去除差分信号，并且避免位线电压上升，然后准备用于下一读取操作的位线BL。当所有均衡信号为on时，通过变为“1”的STOP_READ来断定读取操作，并且预充电信号被用于恢复感测放大器12中的初始状态。可以关闭到位线BL的电流路径，从而取消选择YM晶体管(一个等级的解码)以避免不需要的电流消耗且位线BL被接地。

在预充电阶段之后，其中PRECH从“1”变为“0”，COMP_OUT和COMP_OUT_N中的一个根据电流-电压转换器28的每个臂(即，30和32)中的电流将其状态从“0”变为“1”。然后，SA_DETECT信号使能EQ信号，这标志着均衡阶段。

现在，参照图3，当使用NOR门60将对应于SA_DETECT<32:0>的信号从“1”变为“0”时，胶合逻辑电路54被配置为使得STOP_READ信号从“0”变为“1”。

现在参照图4，描述列解码器56。在STOP_READ信号的正沿上(即，“0”到“1”)，FILTER_N从“1”变为“0”，从而断开YM解码。这有效地切断通过相变元件19和感测放大器12从VDD到地的静态电流路径。禁用YM解码(YM_BUFF_N_LV＝“1”)还将位线电压放电至地。READSTROBE(读选通脉冲)信号重置FF以能够在下一读取/验证操作开始时使能FILTER_N。

现在参照图5，在生成输出信号之前的评估阶段期间，PHASE1(来自相移发生器58的信号)和PRECH为“0”。因此，PRECH和PRECH_N保持它们的值，只要STOP_READ＝“0”。当STOP_READ从“0”变为“1”时，SR锁存器被重置，因此PRECH变为“1”，从而将电流积分器18的OUT_INT和OUT_INT_N节点22a和22b预充电至Vdda。

图6是感测放大器12的三级中的电压电平的级定时图62。例如，电流积分器定时图62、电流-电压转换器定时图64和差分比较器定时图66描述了读取循环期间的每个级中的电压电平。每个读取循环都被划分为两个主要阶段，包括预充电阶段和评估阶段，随后是均衡阶段和用于下一读取循环的预充电阶段。

图7是上述各个信号的电压电平的信号定时图70。例如，READ定时图72、PRECH和PRECH_N定时图74、COMP_OUT和COMP_OUT_N定时图76、SA_DETECT<0>和STOP_READ定时图78、EQ定时图80、FILTER_N定时图82以及YM_BUFF_LV和YM_BUFF_LV_N定时图84示出了每个信号相对于彼此的定时以及对应的电压电平。

在另一实施例中，公开了使用用于相变非易失性存储器件的感测放大器的方法，其中存储器件至少包括存储单元和互补存储单元、与其耦合的对应位线和互补位线以及耦合至存储单元和互补存储单元的列解码器。该方法包括：分别接收存储单元和互补存储单元的第一和第二电流；以及将第一和第二电流转换为存储单元的第一和第二电压。该方法还包括：根据第一和第二电压生成输出信号；以及响应于第一和第二电压禁用列解码器并使位线电压放电。

本发明的优点包括降低读取和验证操作中的功耗。在评估阶段期间，由于YM禁用，在生成输出信号之后，来自Vdda的消耗可以接近零。在现有存储器件中，静电流总是存在于电流-电压转换器的镜像平衡电路的一个臂中。还可以响应于输出将位线上的其他电压去除并放电至地(通过禁用YM解码来生成输出)，从而增强可靠性。此外，通过均衡阶段的差分信号去除来实现生产量的增加。

本领域技术人员在前面的描述和附图的教导下能够实现本发明的许多修改和其他实施例。因此，应该理解，本发明不限于所公开的具体实施例，并且这些修改和实施例包括在所附权利要求的范围内。