专利名称：相变存储器及其制备方法
技术领域：
本发明涉及的是一种半导体技术领域的装置及其制备方法，具体是一种相变存储器及其制备方法。
背景技术：
近来，已提出相变随机存取存储(Phase Change RAM,PCRAM)器件(简称相变存储器)作为非易失性半导体存储器件。相变存储器的单位存储单元使用相变材料作为数据储存介质。相变材料根据供应给它的热而具有两种稳定相(例如非晶相和晶相)。已知的相变材料有Ge-Sb-Te (GST)化合物等等，其为锗(Ge)、锑(Sb)和碲(Te)的混合物。供应热以实现相变材料中的相变。如果在接近相变材料的熔融温度的温度下将相变材料加热短时间且接着快速冷却，则相变材料从晶相变至非晶相。与之相反，如果在低于熔融温度的结晶温度下将相变材料加热长时间，接着慢慢冷却，则相变材料从非晶相变至晶相。相变材料在非晶相下比在晶相下具有更高的电阻率。因此，储存于相变存储单元中的数据是逻辑“1(非晶相，高电阻)” 还是逻辑“0 (晶相，低电阻)，，可通过检测流经相变材料的电流来判定。现有技术中多采用垂直二极管驱动结构的相变存储器，其最大特点是把二极管、 相变材料都设置在垂直的绝缘材料孔内，综合利用了二极管驱动能力强的优点，把器件尺寸最大程度减小，器件单元之间的串扰最大程度降低，相变过程稳定性增强。相关内容可参阅专利号为CN200910050988. 1的专利申请。如图1所示，垂直二极管驱动结构的相变存储器，其至少包括存储器区10和外围电路区20，所述存储器区10包括存储衬底11;N型离子掩埋层12，所述N型离子掩模层12位于所述存储衬底11上；存储单晶硅层17，所述存储单晶硅层17位于所述N型离子掩埋层12上；多个存储浅沟槽隔离(Shallow Trench Isolation，STI) 13，所述存储STI13位于所述存储单晶硅层17内，且所述存储STI 13的厚度等于所述存储单晶硅层17的厚度；
垂直二极管，所述垂直二极管包括N型导电区域14和P型导电区域15，其中所述N型导电区域14位于所述存储STI 13之间的存储单晶硅层17内，所述P型导电区域15 位于所述N型导电区域14上，且所述垂直二极管的厚度等于所述存储单晶硅层17的厚度；相变层16，所述相变层16位于所述垂直二极管上；所述外围电路区20包括外围衬底21，所述外围衬底的厚度等于所述N型离子掩埋层12和所述存储衬底 11的厚度之和；外围单晶硅层25，所述外围单晶硅层25位于所述外围衬底21上；多个外围STI 23，所述外围STI 23位于所述外围单晶硅层25内，且所述外围STI23的厚度等于所述外围单晶硅层25的厚度；1个或多个MOS管M，所述MOS管M位于所述外围STI 23之间的外围单晶硅层 25内。为了制备图1所示的结构，现有技术采用以下步骤，具体如图2至图7所示如图2所示，提供半导体衬底，所述半导体衬底至少包括存储衬底11和外围衬底 21 ；如图3所示，在所述存储衬底11内进行离子注入(如注入砷离子)，形成N型离子掩埋层12 ；如图4所示，在所述N型离子掩埋层12上采用非选择性外延方法生长得到存储单晶硅层17，同时在所述外围衬底21上采用非选择性外延方法生长得到外围单晶硅层25 ；如图5所示，在所述存储单晶硅层17内制备多个存储STI 13，同时在所述外围单晶硅层25内制备多个外围STI 23，且使所述存储STI 13的厚度等于所述存储单晶硅层17 的厚度，所述外围STI 23的厚度等于所述外围单晶硅层25的厚度；如图6所示，在所述存储STI 13之间的存储单晶硅层17内制备垂直二极管，所述制备垂直二极管包括制备N型导电区域14和制备P型导电区域15，其中所述制备N型导电区域14是在所述存储单晶硅层17内的下部注入N型离子，所述制备P型导电区域15 是在所述存储单晶硅层17内的上部注入P型离子，所述P型导电区域15位于所述N型导电区域14上，且所述P型导电区域15和所述N型导电区域14的厚度之和等于所述存储单晶硅层17的厚度；如图7所示，在所述P型导电区域15上制备相变层16，在所述外围单晶硅层25内制备1个或多个MOS管M，从而得到存储器区10和外围电路区20。但是在上述技术的实际应用中，发现存在外围电路区不工作的情况。进一步地，随着技术的发展，对相变存储器的高密度和低能耗的要求越来越高，这就要求降低其中垂直二极管的漏电流，且增加垂直二极管的电路效率。现有技术中的垂直二极管是硅质PN结二极管，因此不可避免的会在PN结处产生由电场引起的载流子漏电流。
发明内容
本发明解决的问题是提供一种相变存储器及其制备方法，其中的垂直二极管具有较低的漏电流和较高的电流效率，最终实现相变存储器的高密度和低能耗，且外围电路区能很好的工作。为解决上述问题，本发明提供了一种相变存储器，至少包括存储器区和外围电路区；所述外围电路区包括外围衬底；外围STI，所述外围STI位于所述外围衬底内，且所述外围STI的厚度等于所述存储STI的厚度；1个或多个MOS管，所述MOS管位于所述外围STI之间的外围衬底上；所述存储器区包括存储衬底；
N型离子掩埋层，所述N型离子掩埋层位于所述存储衬底上；垂直二极管，所述垂直二极管位于所述N型离子掩埋层上，所述垂直二极管包括 N型导电区域和P型导电区域，其中所述N型导电区域位于所述N型离子掩埋层上，所述 P型导电区域位于所述N型导电区域上，所述P型导电区域含有SiGe，所述P型导电区域的上表面与所述外围衬底的上表面位于同一水平面；存储STI，所述存储STI位于所述垂直二极管内，且所述存储STI的厚度等于所述
垂直二极管的厚度；相变层，所述相变层位于所述存储STI间的垂直二极管上。可选地，所述SiGe中锗的摩尔比含量范围包括20^-60 ^可选地，所述N型导电区域含有SiC。可选地，所述SiC中碳的摩尔比含量范围包括1^-3 ^为解决上述问题，本发明还提供了一种相变存储器的制备方法，包括提供半导体衬底，所述半导体衬底至少包括外围衬底和存储衬底；在所述外围衬底上制备牺牲介电层；对所述存储衬底进行刻蚀，且在存储衬底内制备N型离子掩埋层；在所述N型离子掩模层上制备垂直二极管，所述制备垂直二极管包括制备N型导电区域和制备P型导电区域，其中所述N型导电区域位于所述N型离子掩埋层上，所述P 型导电区域位于所述N型导电区域上，所述P型导电区域含有SiGe，所述P型导电区域的上表面与所述外围衬底的上表面位于同一水平面；去除所述外围衬底上的牺牲介电层；在所述垂直二极管内制备存储浅沟槽隔离，同时在所述外围衬底内制备外围浅沟槽隔离，且所述存储浅沟槽隔离的厚度等于所述垂直二极管的厚度，所述外围浅沟槽隔离的厚度等于所述存储浅沟槽隔离的厚度；在所述存储浅沟槽隔离之间的垂直二极管上制备相变层，在所述外围浅沟槽隔离之间的外围衬底上制备1个或多个MOS管。可选地，所述对所述存储衬底进行刻蚀，且在存储衬底内制备N型离子掩埋层包括在对所述存储衬底进行刻蚀之前，在所述存储衬底内进行N型离子注入，形成N型离子掩埋层。可选地，所述对所述存储衬底进行刻蚀，且在存储衬底内制备N型离子掩埋层包括在对所述存储衬底进行刻蚀之后，在所述存储衬底内进行N型离子注入，形成N型离子掩埋层。可选地，所述制备N型导电区域包括采用选择性外延方法在所述N型离子掩埋层上形成N型导电区域，选择性外延气体包括N型离子和Si原子，或者N型离子和SiC。可选地，所述制备N型导电区域包括先采用选择性外延方法在所述N型离子掩埋层上生长Si或SiC层，再在Si或SiC层内采用离子注入方式注入N型离子。可选地，所述SiC中碳的摩尔比含量范围包括1^-3 ^可选地，所述制备P型导电区域包括采用选择性外延方法在所述N型导电区域上形成P型导电区域，选择性外延气体包括=SiGe和P型离子。可选地，所述制备P型导电区域包括采用选择性外延方法在所述N型导电区域上生长SiGe层，再在所述SiGe层内采用离子注入方式注入P型离子。可选地，所述SiGe中锗的摩尔比含量范围包括20^-60 ^可选地，所述牺牲介电层的厚度范围包括5nm 50nm。可选地，所述制备牺牲介电层包括采用低压化学气相沉积方法或等离子体增强化学气相沉积方法在所述外围衬底上沉积氧化物或氮化物。与现有技术相比，本发明的优点为1)采用了含有SiGe的P型导电区域，减小了相变存储器中垂直二极管的漏电流， 从而增大了垂直二极管的电流效率，这是由于在正向偏压下，由P-SiGe和N-Si构成的异质结位于N-Si —侧的势垒高度降低， N-Si中的电子较容易跃迁至P-SiGe—侧。而异质结位于P-SiGe —侧的势垒高度不变， P-SiGe中的空穴较难跃迁至N-Si —侧。电流主要是从N型导电区域流向P型导电区域的电子。在反向偏压下，异质结位于N-Si —侧的势垒高度增加，N-Si中的电子较难跃迁至 P-SiGe 一侧，且由于P型导电区域中的电子比较少，而N型导电区域中的空穴较少，此时所述异质结的情况同Si质PN结的现象相类似，能阻止由电场产生的载流子的漏电流。2)刻蚀存储衬底，使得刻蚀后的存储衬底与外围衬底有明显的高度差，在外围衬底上制备牺牲介电层，接着在存储衬底上依次制备N型离子掩埋层和垂直二极管，使垂直二极管的上表面与外围衬底的上表面位于同一水平面，然后去除外围衬底上的牺牲介电层，从而无需在外围衬底上形成单晶硅层，这样在不影响整个相变存储器性能的前提下，解决了现有技术中外围电路区不能很好工作的问题。
图1是现有技术中垂直二极管驱动的相变存储器的结构示意图；图2至图7是现有技术中制备图1所示的相变存储器的过程中的结构示意图；图8是本发明提供的实施例的相变存储器的结构示意图；图9至图15是采用本发明提供的实施例制备图8所示的相变存储器的过程中的结构示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，现有技术在制备含相变存储器时，外围电路区不能很好工作，且硅质PN结二极管不可避免的会在PN结处产生由电场引起的载流子漏电流，从而不利于实现相变存储器的高密度和低能耗。因此，在相变存储器的制备过程中，为防止上述缺陷的产生，本发明提供的相变存储器，至少包括存储器区和外围电路区；
所述外围电路区包括外围衬底；外围STI，所述外围STI位于所述外围衬底内，且所述外围STI的厚度等于所述存储STI的厚度；1个或多个MOS管，所述MOS管位于所述外围STI之间的外围衬底上；所述存储器区包括存储衬底；N型离子掩埋层，所述N型离子掩埋层位于所述存储衬底上；垂直二极管，所述垂直二极管位于所述N型离子掩埋层上，所述垂直二极管包括 N型导电区域和P型导电区域，其中所述N型导电区域位于所述N型离子掩埋层上，所述 P型导电区域位于所述N型导电区域上，所述P型导电区域含有SiGe，所述P型导电区域的上表面与所述外围衬底的上表面位于同一水平面；存储STI，所述存储STI位于所述垂直二极管内，且所述存储STI的厚度等于所述
垂直二极管的厚度；相变层，所述相变层位于所述存储STI间的垂直二极管上。为防止上述缺陷的产生，本发明提供的相变存储器的制备方法，包括提供半导体衬底，所述半导体衬底至少包括外围衬底和存储衬底；在所述外围衬底上制备牺牲介电层；对所述存储衬底进行刻蚀，且在存储衬底内制备N型离子掩埋层；在所述N型离子掩模层上制备垂直二极管，所述制备垂直二极管包括制备N型导电区域和制备P型导电区域，其中所述N型导电区域位于所述N型离子掩埋层上，所述P 型导电区域位于所述N型导电区域上，所述P型导电区域含有SiGe，所述P型导电区域的上表面与所述外围衬底的上表面位于同一水平面；去除所述外围衬底上的牺牲介电层；在所述垂直二极管内制备存储STI，同时在所述外围衬底内制备外围STI，且所述存储STI的厚度等于所述垂直二极管的厚度，所述外围STI的厚度等于所述存储STI的厚度；在所述存储STI之间的垂直二极管上制备相变层，在所述外围STI之间的外围衬底上制备1个或多个MOS管。本发明采用了含有SiGe的P型导电区域，减小了相变存储器中垂直二极管的漏电流，从而增大了垂直二极管的电流效率；在不影响整个相变存储器性能的前提下，解决了现有技术中外围电路区不能很好工作的问题。下面结合附图进行详细说明。如图8所示，本实施例提供的相变存储器，包括存储器区30和外围电路区40 ；所述存储器区30包括存储衬底31 ；N型离子掩埋层32，所述N型离子掩埋层32位于所述存储衬底31上；垂直二极管，所述垂直二极管位于所述N型离子掩埋层32上，所述垂直二极管包括N型导电区域34 和P型导电区域35，其中所述N型导电区域34位于所述N型离子掩埋层32上，所述P型导电区域35位于所述N型导电区域34上，所述P型导电区域35包括P型离子和SiGe，所述P型导电区域35的上表面与外围衬底41的上表面位于同一水平面，所述SiGe中锗的摩尔比含量范围包括20% 60% ；存储STI 33，所述存储STI 33位于所述垂直二极管内，且所述存储STI 33的厚度等于所述垂直二极管的厚度；相变层36，所述相变层36位于所述存储STI 33间的垂直二极管上；所述外围电路区40包括外围衬底41;外围STI 42，所述外围STI 42位于所述外围衬底41内，且所述外围STI42的厚度等于所述存储STI 33的厚度；多个MOS管43，所述MOS管43位于所述外围STI 42之间的外围衬底41上。本实施例中存储衬底31和外围衬底41都是硅衬底，N型离子掩埋层32包括砷离子。所述N型离子包括砷离子或磷离子，所述P型离子包括硼离子。N型离子和P 型离子具体的注入能量和掺杂浓度已被本领域技术人员所熟知，在此不再赘述。本实施例中外围电路区40中的MOS管的数量为多个，在本发明的其他实施例中， 所述MOS还可以仅为一个，其具体数量根据外围电路区40功能的需要而定。进一步地，本实施例在所述P型导电区域35和所述相变层36之间还可以有加热层(图8中未示出)；所述N型导电区域34含有SiC，所述SiC中碳的摩尔比含量范围包括 3%。为了制备图8所示的相变存储器，本实施例提供的相变存储器的制备方法，具体参见图9至图15，包括第一步，提供半导体衬底，所述半导体衬底包括外围衬底41和存储衬底31 ；第二步，在所述外围衬底41上制备牺牲介电层44 ；第三步，对所述存储衬底31进行刻蚀，在刻蚀后的存储衬底31内制备N型离子掩埋层32 ；第四步，在所述N型离子掩埋层32上制备垂直二极管，所述制备垂直二极管包括 制备N型导电区域34和制备P型导电区域35，其中所述N型导电区域34位于所述N型离子掩埋层32上，所述P型导电区域35位于所述N型导电区域34上，所述P型导电区域 35包括P型离子和SiGe，所述P型导电区域35的上表面与所述外围衬底41的上表面位于同一水平面；第五步，去除所述外围衬底41上的牺牲介电层44 ；第六步，在所述垂直二极管内制备存储STI 33，同时在所述外围衬底41内制备外围STI 42，且所述存储STI 33的厚度等于所述垂直二极管的厚度，所述外围STI 42的厚度等于所述存储STI的厚度33 ；第七步，在所述存储STI 33之间的垂直二极管上制备相变层36，在所述外围 STI42之间的外围衬底41上制备多个MOS管43，从而得到存储器区30和外围电路区40。首先执行第一步，如图9所示，提供半导体衬底，所述半导体衬底包括外围衬底 41和存储衬底31。
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本实施例提供的半导体衬底为硅衬底，其包括存储衬底31和外围衬底41。存储衬底31和外围衬底41的具体大小可根据其具体的需要而确定。接着执行第二步，如图10所示，在所述外围衬底41上制备牺牲介电层44。本实施例采用低压化学气相沉积方法在所述外围衬底41的上表面上沉积一层厚度范围在5nm 50nm的氧化物或氮化物(如氮化硅)，所述氧化物或氮化物作为牺牲介电层44。从而可以在后续步骤中，进行选择性外延，即不在牺牲介电层44上进行外延生长。接着执行第三步，如图11所示，对所述存储衬底31进行刻蚀，如图12所示，在刻蚀后的存储衬底31内制备N型离子掩埋层32。本实施例中先采用湿法刻蚀或者干法刻蚀在所述存储衬底31上进行刻蚀，使得存储衬底31远低于外围衬底41，具体刻蚀的厚度等于现有技术相变存储器中垂直二极管的厚度；接着向刻蚀后的存储衬底31内注入砷离子，以在存储衬底31内形成N型离子掩埋层32ο在本发明的另一个实施例中，先对存储衬底内制备N型离子掩埋层，然后再对存储衬底进行刻蚀。具体为向存储衬底内注入砷离子(需要说明的是，此实施例中砷离子的注入能量要远大于本实施中砷离子的注入能量)，以在存储衬底内形成N型离子掩埋层，所述砷离子的注入深度大于垂直二极管的厚度且小于垂直二极管和N型离子掩埋层厚度之和；然后再采用干法刻蚀或者湿法刻蚀对存储衬底进行刻蚀，具体刻蚀的厚度等于现有技术相变存储器中垂直二极管的厚度，刻蚀后露出N型离子掩埋层。接着执行第四步，如图13所示，在所述N型离子掩埋层32上制备垂直二极管，所述制备垂直二极管包括制备N型导电区域34和制备P型导电区域35，其中所述N型导电区域34位于所述N型离子掩埋层32上，所述P型导电区域35位于所述N型导电区域34 上，所述P型导电区域35包括Ρ型离子和SiGe，所述P型导电区域35的上表面与所述外围衬底41的上表面位于同一水平面。本实施例在所述N型离子掩埋层32上制备垂直二极管，具体包括步骤一，采用选择性外延方法在所述N型离子掩埋层32上形成N型导电区域34， 选择性外延反应气体包括Si原子和N型离子；步骤二，采用选择性外延方法在所述N型导电区域34上形成P型导电区域35，选择性外延反应气体包括SiGe和P型离子。本实施例采用减压化学气相沉积(RPCVD)选择性外延方法只在所述N型离子掩埋层32上形成N型导电区域35，选择性外延反应气体包括Si原子和N型离子，而外围衬底 41上由于存在牺牲介电层44，所以外围衬底41上不会存在Si原子和N型离子。在本发明的其他实施例中，还可以选用现有技术中其他的选择性外延生长方法，在此不应用选择性减压化学气相沉积外延方法限制本发明的保护范围。当选择性外延反应气体包括Si原子和N型离子时，所述N型离子为砷离子或磷离子，其中含硅生长源气体为SiH4或Si2H6或SiH2Cl2等，且含硅生长源气体的流量范围为 50 lOOOsccm ；选择性气体为HCl等，且选择性气体的流量范围为10 200sCCm ；运载气体为H2等，且运载气体的流量范围为5 IOOslm ；外延生长时的温度范围为600 1150°C， 压力范围为5 150托。当N型离子为砷离子时，含砷生长源气体为AsH4等，且含砷生长源气体的流量范围为0. 5 300sCCm ；当N型离子为磷离子时，含磷生长源气体为PH3等，且含磷生长源气体的流量范围为0. 5 300sccm。采用相同的方法，可以在所述N型导电区域34上形成P型导电区域35，此时的选择性外延反应气体包括=SiGe和P型离子，且所述SiGe中锗的摩尔比含量范围包括 20% 60%，优选地，所述SiGe中锗的摩尔比含量为20%、30%、40%、50%或60%。本实施例中所述P型离子为硼离子，含硼生长源气体为B2H6，且含硼生长源气体的流量范围为 0. 5 300SCCm ；含硅生长源气体为SiH4或Si2H6或SiH2Cl2等，且含硅生长源气体的流量范围为50 lOOOsccm ；选择性气体为HCl等，且选择性气体的流量范围为10 200sCCm ；运载气体为吐等，且运载气体的流量范围为5 IOOslm ；含锗生长源气体为GeH4等，且含锗生长源气体的流量范围为5 500SCCm ；外延生长时的温度范围为600 1150°C，压力范围为5 150托。至此，完成N型导电区域34和P型导电区域35的制备，得到N型离子掩埋层32 上的垂直二极管，且所述P型导电区域35的上表面与所述外围衬底41的上表面位于同一水平面。在本发明的其它实施例中，在所述N型离子掩埋层32上制备垂直二极管，具体包括 步骤一，采用选择性外延方法在所述N型离子掩埋层上形成N型导电区域34，选择性外延气体包括Si原子和N型离子；步骤二，采用选择性外延方法在所述N型导电区域34上形成SiGe层，然后在所述 SiGe层内采用离子注入方式注入P型离子，得到P型导电区域35。所述SiGe中锗的摩尔比含量范围包括20% 60%。与本实施例不同的是，该实施例在制备P型导电区域35时，是先在N型导电区域 34外延形成SiGe层，且形成的SiGe层的上表面与所述外围衬底41的上表面位于同一水平面；然后再在形成的SiGe层中采用离子注入方式注入P型离子。在本发明的第三个实施例中，在所述N型离子掩埋层32上制备垂直二极管，具体包括步骤一，采用选择性外延方法在所述N型离子掩埋层上Si层，然后在所述Si层内采用离子注入方式注入N型离子，得到N型导电区域34 ；步骤二，采用选择性外延方法在所述N型导电区域34上同时形成P型导电区域 35，选择性外延反应气体包括=SiGe和P型离子，所述SiGe中锗的摩尔比含量范围包括 20% 60%。与本实施例不同的是，该实施例在制备N型导电区域34时，是先在N型离子掩埋层32上外延生长单晶Si层，然后在单晶Si层上采用离子注入方式注入N型离子。在本发明的第四个实施例中，在所述N型离子掩埋层32上制备垂直二极管，具体包括步骤一，采用选择性外延方法在所述N型离子掩埋层32上生长单晶Si层，然后在所述单晶Si层内注入N型离子，得到N型导电区域34 ；步骤二，采用选择性外延方法在所述N型导电区域34上形成SiGe层，然后在所述 SiGe层内采用离子注入方式注入P型离子，得到P型导电区域35。所述SiGe中锗的摩尔比含量范围包括20% 60%。此实施例相当于步骤S431和步骤S422的结合，在此不再赘述。需要说明的是，上述四个实施例中，所述N型导电区域都是包括N型离子和Si原子，在本发明的其他实施例中，还可以将所述Si替换为SiC，即所述N型导电区域包括N型离子和SiC，此时至少需要在所述N型离子掩埋层32上采用选择性外延方法生长SiC，其中含碳生长源气体为C3H8等，且含碳生长源气体的流量范围为5 500sCCm，最终得到的N 型导电区域;MSiC中C的摩尔比范围是 3%，优选地，所述SiC中C的摩尔比为1%、 2%或 3%。接着执行第五步，如图14所示，去除所述外围衬底41上的牺牲介电层44。本实施例中采用湿法刻蚀去除所述外围衬底41上的牺牲介电层44，在本发明的其他实施例中，还可以采用现有技术中的其他方法去除牺牲介电层44。接着执行第六步，如图15所示，在所述垂直二极管内制备存储STI 33，同时在所述外围衬底41内制备外围STI 42，且所述存储STI 33的厚度等于所述垂直二极管的厚度， 所述外围STI 42的厚度等于所述存储STI的厚度33。本实施例中同时在所述垂直二极管和外围衬底内制备STI，即在所述垂直二极管内形成存储STI 33，在所述外围衬底41内形成外围STI 42，其数量分别根据具体需要而定。具体制备STI的方法对于本技术领域的技术人员来说是非常成熟的，其选择性也很大，故在此不再赘述。由于是同时制备存储STI 33和外围STI 42，故存储STI 33和外围STI 42的厚度
相等，且还与垂直二极管的厚度相等。最后执行第七步，在所述存储STI 33之间的垂直二极管上制备相变层36，在所述外围STI42之间的外围衬底41上制备多个MOS管43，从而得到存储器区30和外围电路区40。在本发明的其他实施例中，所述MOS管的数量还可以为1个；还可以在制备相变层 36之前，在所述存储STI 33之间的垂直二极管上先制备加热层，然后再制备相变层36等。至此，得到图8所示的相变存储器。本发明采用了包括SiGe的P型导电区域，减小了相变存储器中垂直二极管的漏电流，从而增大了垂直二极管的电流效率。刻蚀存储衬底，使得刻蚀后的存储衬底与外围衬底有明显的高度差，在外围衬底上制备牺牲介电层，接着在存储衬底上依次制备N型离子掩埋层和垂直二极管，使垂直二极管的上表面与外围衬底的上表面位于同一水平面，然后去除外围衬底上的牺牲介电层，从而无需在外围衬底上形成单晶硅层，这样在不影响整个相变存储器性能的前提下，解决了现有技术中外围电路区不能很好工作的问题。虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种相变存储器，其特征在于，至少包括存储器区和外围电路区； 所述外围电路区包括外围衬底；外围浅沟槽隔离，所述外围浅沟槽隔离位于所述外围衬底内，且所述外围浅沟槽隔离的厚度等于存储浅沟槽隔离的厚度；1个或多个MOS管，所述MOS管位于所述外围浅沟槽隔离之间的外围衬底上； 所述存储器区包括 存储衬底；N型离子掩埋层，所述N型离子掩埋层位于所述存储衬底上；垂直二极管，所述垂直二极管位于所述N型离子掩埋层上，所述垂直二极管包括N型导电区域和P型导电区域，其中所述N型导电区域位于所述N型离子掩埋层上，所述P型导电区域位于所述N型导电区域上，所述P型导电区域含有SiGe，所述P型导电区域的上表面与所述外围衬底的上表面位于同一水平面；存储浅沟槽隔离，所述存储浅沟槽隔离位于所述垂直二极管内，且所述存储浅沟槽隔离的厚度等于所述垂直二极管的厚度；相变层，所述相变层位于所述存储浅沟槽隔离间的垂直二极管上。
2.根据权利要求1所述的相变存储器，其特征在于，所述SiGe中锗的摩尔比含量范围包括20% 60%。
3.根据权利要求1所述的相变存储器，其特征在于，所述N型导电区域含有SiC。
4.根据权利要求3所述的相变存储器，其特征在于，所述SiC中碳的摩尔比含量范围包括 3%。
5.一种相变存储器的制备方法，其特征在于，包括提供半导体衬底，所述半导体衬底至少包括外围衬底和存储衬底； 在所述外围衬底上制备牺牲介电层；对所述存储衬底进行刻蚀，且在存储衬底内制备N型离子掩埋层； 在所述N型离子掩模层上制备垂直二极管，所述制备垂直二极管包括制备N型导电区域和制备P型导电区域，其中所述N型导电区域位于所述N型离子掩埋层上，所述P型导电区域位于所述N型导电区域上，所述P型导电区域含有SiGe，所述P型导电区域的上表面与所述外围衬底的上表面位于同一水平面； 去除所述外围衬底上的牺牲介电层；在所述垂直二极管内制备存储浅沟槽隔离，同时在所述外围衬底内制备外围浅沟槽隔离，且所述存储浅沟槽隔离的厚度等于所述垂直二极管的厚度，所述外围浅沟槽隔离的厚度等于所述存储浅沟槽隔离的厚度；在所述存储浅沟槽隔离之间的垂直二极管上制备相变层，在所述外围浅沟槽隔离之间的外围衬底上制备1个或多个MOS管。
6.根据权利要求5所述的相变存储器的制备方法，其特征在于，所述对所述存储衬底进行刻蚀，且在存储衬底内制备N型离子掩埋层包括在对所述存储衬底进行刻蚀之前，在所述存储衬底内进行N型离子注入，形成N型离子掩埋层。
7.根据权利要求5所述的相变存储器的制备方法，其特征在于，所述对所述存储衬底进行刻蚀，且在存储衬底内制备N型离子掩埋层包括在对所述存储衬底进行刻蚀之后，在所述存储衬底内进行N型离子注入，形成N型离子掩埋层。
8.根据权利要求5所述的相变存储器的制备方法，其特征在于，所述制备N型导电区域包括采用选择性外延方法在所述N型离子掩埋层上形成N型导电区域，选择性外延气体包括N型离子和Si原子，或者N型离子和SiC。
9.根据权利要求5所述的相变存储器的制备方法，其特征在于，所述制备N型导电区域包括先采用选择性外延方法在所述N型离子掩埋层上生长Si或SiC层，再在Si或SiC 层内采用离子注入方式注入N型离子。
10.根据权利要求8或9所述的相变存储器的制备方法，其特征在于，所述SiC中碳的摩尔比含量范围包括1^-3 ^
11.根据权利要求5所述的相变存储器的制备方法，其特征在于，所述制备P型导电区域包括采用选择性外延方法在所述N型导电区域上形成P型导电区域，选择性外延气体包括=SiGe和P型离子。
12.根据权利要求5所述的相变存储器的制备方法，其特征在于，所述制备P型导电区域包括采用选择性外延方法在所述N型导电区域上生长SiGe层，再在所述SiGe层内采用离子注入方式注入P型离子。
13.根据权利要求11或12所述的相变存储器的制备方法，其特征在于，所述SiGe中锗的摩尔比含量范围包括20^-60 ^
14.根据权利要求5所述的相变存储器的制备方法，其特征在于，所述牺牲介电层的厚度范围包括:5nm 50nm。
15.根据权利要求5或14所述的相变存储器的制备方法，其特征在于，所述制备牺牲介电层包括采用低压化学气相沉积方法或等离子体增强化学气相沉积方法在所述外围衬底上沉积氧化物或氮化物。
全文摘要
一种相变存储器及其制备方法。相变存储器包括外围电路区和存储器区，存储器区中的垂直二极管包括N型导电区域和P型导电区域，N型导电区域位于N型离子掩埋层上，N型离子掩埋层位于存储衬底上，P型衬底位于N型导电区域上，P型导电区域的上表面与外围电路区的外围衬底的上表面位于同一水平面，相变层位于P型衬底上，MOS管位于外围衬底上，且所述P型导电区域含有SiGe。制备方法包括在制备垂直二极管前，在外围衬底上沉积牺牲介电层，然后对存储衬底进行刻蚀，在制备垂直二极管后，去除所述牺牲介电层，最后制备相变层和MOS管。本发明减小了垂直二极管的漏电流，增大了其电流效率；解决了现有技术中外围电路区不能很好工作的问题。
文档编号H01L45/00GK102544358SQ20101060839
公开日2012年7月4日 申请日期2010年12月27日 优先权日2010年12月27日
发明者三重野文健, 何有丰 申请人:中芯国际集成电路制造(北京)有限公司