专利名称：一种放置在划片槽内的改进型可寻址测试芯片及制作方法
技术领域：
本发明属于半导体制造技术领域，具体涉及一种用于测试半导体生产工艺缺陷的放置在划片槽内的改进型可寻址测试芯片。
背景技术：
传统半导体制造通过短程测试芯片来测试获取生产工艺的缺陷率和成品率，根据在晶圆内放置位置的不同，可分为两类独立测试芯片和放置在划片槽内的测试芯片。独立测试芯片面积较大，需要占据一个芯片的位置，这样就相当于半导体制造厂商需要支付这一部分面积掩模的制造费用。划片槽是晶圆上为切割芯片时预留的空间，将测试芯片放置于划片槽，可以不占据芯片的位置，这使半导体制造厂商就不需要承担昂贵的掩模费用，节省了大量的成本。但是短程测试芯片需要将测试单元单独的连接到PAD (焊盘)上，每个测试结构需要两个或多个PAD，这造成了短程测试芯片的面积利用率很低。基于这个考虑，普通可寻址测试芯片通过引入类似于静态记忆体芯片的地址译码电路，大大减少了 PAD的数量，相对提高了测试芯片的面积利用率。如图1所示，普通可寻址测试芯片中包括行列地址译码电路，信号选择电路以及测试单元。行译码电路的任务是从测试单元阵列诸多行中选中所需的行，列译码电路的任务是产生列选信号，从选中行所对应的某个测试单元中选出所需要的某个测试结构。信号选择电路由与信号线相连的行通导管和列通导管串联而成的，并分别由行列地址译码电路产生的行列选信号来控制。当行列选信号均为高电平时，对应的行列通导管均导通，信号线上的测试信号就可以单独地进入到选中的测试结构，进行相应的测试。例如，当有m个PAD 作为行地址位，η个PAD作为列地址位，4个PAD作为信号线，那么通过(m+n+4)个PAD，可以控制(2mX2n)个测试结构。但由于普通可寻址测试芯片的测试单元中的测试结构采用了平铺式的摆放方式， 并且PAD所占据的区域是不允许有测试单元的，使得测试芯片的面积相对较大且利用率很低。这给测试芯片放置于划片槽内带来了极大的难度，因为划片槽的空间很小，宽度通常在 60um SOum之间，对于普通可寻址测试芯片，布局空间实在太小，从而给绕线带来了很大的挑战。同时，普通可寻址测试芯片的测试单元中的每个测试结构只与两个信号选择电路相连，所以测试结构多为二端via-chain结构。当遇到如combsnake这样的多端测试结构， 其每个测试结构需与四个信号选择电路相连，测试芯片就需要进行一定的调整来扩充面积，这使得普通可寻址测试芯片放置于划片槽内，是根本无法实现的。因此，普通可寻址测试芯片要同时进行短路、断路等多种电特性测量就无能为力了。
发明内容
本发明提供了一种放置在划片槽内的改进型可寻址测试芯片，该测试芯片结合了静态记忆体芯片和短程测试芯片的设计结构，并采用了重叠摆放式的测试单元，缩小了可寻址测试芯片的面积，大大提高了其面积的利用率。一种放置在划片槽内的改进型可寻址测试芯片，包括周围地址译码电路、若干信号选择电路和若干测试单元。所述的周围地址译码电路用于产生输出行选信号和列选信号，为每次测试唯一地确定一个测试结构，其由行地址译码电路和列地址译码电路组成。所述的行地址译码电路的输入端与m个PAD行地址位相连，其输出端由2m条行地址线组成，所述的列地址译码电路的输入端与η个PAD列地址位相连，其输出端由2n+l条列地址线组成，所述的任一条行地址线可以连接有2n+l个信号选择电路，所述的每条行地址线连有的2n+l个信号选择电路分别与2n+l条列地址线一一连接，因此，所述的任一条列地址线可以连接有2m个信号选择电路，m和η为自然数。所述的信号选择电路是用于控制测试信号进入测试结构的开关电路，其由一个与门和两个NMOS管构成，所述信号选择电路的输出端与第一 NMOS管的一端和第二 NMOS管的一端相连，第一 NMOS管的另端和第二 NMOS管的另端分别与对应的传输测试信号的信号线相连，所述与门的输出端与第一 NMOS管的栅极和第二 NMOS管的栅极相连，与门的两个输入端分别与对应的行地址线和列地址线相连。根据布局需要，若干个信号选择电路并排紧密排列形成信号选择电路组。所述的测试单元由若干测试结构组成，通过重叠摆放技术，测试单元纵向上摆放多个大小相同、层次不同、用于监测半导体生产工艺缺陷的测试结构，每个测试结构与两个或多个信号选择电路相连(由测试结构引脚个数决定)，因为每个测试结构都需要有一个信号回路，当一个两端测试结构的第一引脚对应的信号选择电路导通时，其第二引脚对应的信号选择电路也应该导通，换句话说，一个行选信号和一个列选信号能唯一地导通一个两端测试结构对应的两个信号选择电路。本发明放置在划片槽内的改进型可寻址测试芯片的工作原理是采用了类似静态记忆体芯片的周围地址译码电路和重叠摆放式的测试单元。所述的每个测试单元纵向重叠摆放多个用于监测半导体生产工艺缺陷的测试结构，所述的周围地址译码电路为每次测试唯一地确定一个测试结构，测试信号通过寻址，进入对应的测试结构进行测量。该寻址方式就是在传输测试信号的信号线与测试结构之间加入信号选择电路作为开关电路，而周围地址译码电路产生的行列选信号则用于控制该开关电路的导通或关断，当信号选择电路两输入端连接的行地址线和列地址线，同时分别有高电平的行选信号和列选信号输入通过时，信号选择电路导通，测试信号方能进入测试结构进行测量。测试芯片的顶层排布有若干 PAD，周围地址译码电路的输入端以及传输测试信号的信号线都需要连到相应的PAD上，以便测量。优选的技术方案中，所述的周围地址译码电路采用二级译码，包含预译码器和二级译码器，能够减少译码电路中晶体管的数目以及传输延迟。优选的技术方案中，所述的测试单元包含有若干伪终端，所述的伪终端是测试单元中，人为设计的与信号选择电路对应的金属块。其设置在测试单元中每个测试结构的每个引脚与对应的信号选择电路输出端之间，一个伪终端对应一个信号选择电路，能使测试单元的设计与外围信号选择电路的设计分离，保证了外围信号选择电路的稳定性，简化了绕线任务。优选的技术方案中，所述的测试单元中相邻的两个测试结构共用一个信号选择电路，能有效节省测试芯片面积，提高芯片的面积利用率。优选的技术方案中，所述的改进型可寻址测试芯片采用长条型的结构布局放置于划片槽内，可节省芯片占据的位置空间，降低了大量的掩模费用和成本。一种放置在划片槽内的改进型可寻址测试芯片的制作方法，包括如下步骤(1)测试结构版图设计测试结构的类型是由芯片的测试目的决定的，如果芯片的测试目的是测试生产线各个工艺模块的缺陷率，则测试单元应包含用于测试缺陷率的测试电路结构；如果是OPC 和LITH0，则应包含OPC和LITHO的测试版图。(2)测试单元设计测试单元包含有若干测试结构及伪终端，因此测试单元设计分三个步骤1.放置测试结构选择多个大小基本相同，层次不同的测试结构，采用重叠摆放的方式，在测试单元纵向类似于搭积木一样放置测试结构。然而有些测试单元会与PAD重叠，而有些的测试单元则位于PAD之间，位于PAD之间的测试单元理论上可以将测试结构摆放到芯片顶层金属所在的层，而与PAD重叠的测试单元则受到PAD的限制，比如PAD占用了第五层金属以上的层，那么这些测试单元只能放置占用第五层金属以下的四层金属层的测试结构。实际中，为了使芯片的面积利用率得到提高，只需将PAD的底层金属挖掉，PAD占据的区域也可以得到有效的利用。2.放置伪终端当在测试单元中完成测试结构的放置后，需要根据所有测试结构引脚的数量来布置伪终端，严格来讲，一个测试结构引脚对应一个伪终端。当某一行地址线有高电平的行选信号流经后，主要是通过列选信号来确定需要激活的伪终端(一个行选信号能确定一个测试单元中包含的所有测试结构，一个列选信号则在这几个测试结构中选中一个，即导通选中的测试结构所对应的信号选择电路)。实际中，为了节省测试芯片的面积， 可以让一个测试单元中相邻的两个测试结构共用一个伪终端(或信号选择电路)。为了方便布线，伪终端会被放置在测试结构的左右两边。3.对测试结构和伪终端进行布线由于伪终端放置在测试结构的左右两边，增加了布线的灵活性。对于尺寸较大的测试结构，可以采取穿越式的布线方式，即测试结构的引脚通过左右两排伪终端与外围信号选择电路相连；当测试结构尺寸较小时，可以采取单排式的布线方式，即测试结构的引脚通过同一排的伪终端与外围信号选择电路相连。因此，通过对测试结构和伪终端灵活的布局、布线，可以避免复杂的走线问题。(3)信号选择电路设计测试单元设计阶段已经确定了伪终端的个数，由于伪终端的个数与信号选择电路的个数是相同的，因此，每个测试单元周围的信号选择电路的个数也就能确定了，并与伪终端一一对应紧密放置成双排结构，形成双排信号选择电路组。同时双排电路组中每个信号选择电路的间距应与对应的每个伪终端的间距相同，以便与对应的测试单元整合时，伪终端和信号选择电路输出端可以直接相连。最后，将设计好的测试单元放置于两排信号选择电路组之间，并将信号选择电路与测试单元整合在一起，称之为单元结构。(4)译码电路设计
测试芯片的译码电路和记忆体芯片的译码电路相似，其主要组成部分为行地址译码电路和列地址译码电路。行列地址译码电路实际上是一般的组合逻辑电路，其地址位个数的多少决定了整个测试芯片中可控制的信号选择电路个数的多少。比如译码电路的输入端与(m+n)个PAD相连，m作为行地址位个数，η作为列地址位个数，其输出端就由2m条行地址线和2n+l条列地址线组成，任一条行地址线可以连接有2n+l个信号选择电路，每条行地址线连有的2n+l个信号选择电路分别与2n+l条列地址线一一连接，因此，任一条列地址线可以连接有2m个信号选择电路，译码电路最多能控制(2mXQn+l))个信号选择电路。为了减少译码电路中晶体管的数目以及传输延迟，往往采用二级译码。(5)整合测试芯片完成了单元结构和译码电路的设计后，需要对其进行布局。测试芯片是放置于划片槽内的，因此，采用短程测试芯片的长条型布局方式；接着，完成译码电路的输出端与单元结构中的信号选择电路的布线，就基本完成了整个测试芯片的设计。最后在芯片之上放置指定个数的PAD，并将译码电路的输入端以及传输测试信号的信号线连接到相应的PAD 上。(6)测试芯片的测量生产完成之后，要对测试芯片中的测试结构进行测量，探针直接打到作为地址位的PAD上，探针不需要进行移动，只需要进行信号的顺序变化，每次测量选中一个测试结构，然后在作为信号线的PAD上输入在短程测试芯片测量时相同的测试信号，就能获得测量的数据。被闲置掉的测试单元或结构可以跳过测量，不同测试结构测得属于同一个测试单元的数据要存储到一起。本发明放置在划片槽内的改进型可寻址测试芯片具有以下优点(1)通过在测试单元内对测试结构进行重叠摆放的方式，可以有效地缩小测试芯片的面积，提高芯片的面积利用率。(2)通过引入伪终端，可以使信号选择电路与测试单元得以分离，使测试单元的布线独立于外围信号选择电路，这既保证了外围信号选择电路的稳定性，同时也降低了测试单元布线的难度。(3)通过将伪终端与信号选择电路放置成双排结构，可以产生很多不同的布线方法，能使测试芯片适应于各种不同的测试结构，使规划走线更加轻松、灵活。(4)通过让同个测试单元中相邻的两个测试结构共用一个信号选择电路的方式， 能有效节省测试芯片面积，提高芯片的面积利用率。(5)本发明测试芯片通过采用长条型的结构布局放置于划片槽内，可节省芯片占据的位置空间，降低了大量的掩模费用和成本。
图1是普通可寻址测试芯片原理示意图。图2是本发明测试芯片原理示意图。图3是本发明测试芯片的制作方法流程示意图。图4是via-chain测试结构示意图。图5是combsnake测试结构示意图。
图6是本发明测试芯片的测试单元示意图。图7是基于3个列地址位控制的由4个via-chain结构组成的测试单元示意图。图8是基于2个测试单元合并的由4个combsnake结构组成的测试单元示意图。图9是基于测试结构单排式布线的测试单元示意图。图10是本发明测试芯片的信号选择电路示意图。图11是双排信号选择电路组布局示意图。图12是测试单元与周围电路整合后的单元结构示意图。图13是本发明测试芯片外观示意图。图中1-伪终端2-测试结构引脚与伪终端的互连线3-通过重叠摆放的测试结构 4-行列地址信号线与测试信号线5-信号选择电路组
具体实施例方式为了更为具体地描述本发明，下面结合附图及具体实施方式
对本发明的技术方案和制作方法进行详细说明。如图2所示，一种放置在划片槽内的改进型可寻址测试芯片，包括用于产生输出行列选信号的周围地址译码电路、若干用于控制测试信号进入测试结构的信号选择电路组和若干用于放置测试结构的测试单元。如图3所示，一种放置在划片槽内的改进型可寻址测试芯片的制作方法包括如下步骤(1)测试结构版图设计测试结构的类型是由芯片的测试目的决定的，如果芯片的测试目的是测试生产线各个工艺模块的缺陷率，则测试单元应包含用于测试缺陷率的测试电路结构；如果是OPC 和LITH0，则应包含OPC和LITHO的测试版图。如图4所示，以via-chain为例的测试结构，是用于测量单一电特性的二端测试结构。如图5所示，以combsnake为例的测试结构，是用于测量多种电特性的多端测试结构，它可以进行短路测试，也可以进行断路测试。本发明改进型的测试芯片即适用于二端测试结构测量，也适用于多端测试结构测量。(2)测试单元设计如图6所示，测试单元由若干测试结构和若干伪终端组成，通过重叠摆放技术，测试单元纵向上摆放多个大小相同、层次不同、用于监测半导体生产工艺缺陷的测试结构， 每个测试结构与两个或多个信号选择电路相连(由测试结构引脚个数决定)，因为每个测试结构都需要有一个信号回路，当一个两端测试结构的第一引脚对应的信号选择电路导通时，其第二引脚对应的信号选择电路也应该导通；伪终端设置在测试单元中每个测试结构的每个引脚与对应信号选择电路输出端之间，一个伪终端对应一个信号选择电路。如图7所示，以一个由四个via-chain结构组成的测试单元为例，完成了测试结构版图的设计后，将四个大小基本相同、层次不同、用于监测半导体生产工艺缺陷的 via-chain测试结构3，采用重叠摆放的方式，在测试单元纵向类似于搭积木一样放置测试结构3。然而，有些测试单元会与PAD重叠，而有些的测试单元则位于PAD之间，位于PAD 之间的测试单元理论上可以将测试结构摆放到芯片顶层金属所在的层，而与PAD重叠的测试单元则受到PAD的限制，比如PAD占用了第五层金属以上的层，那么这些测试单元只能放置占用第五层金属以下的四层金属层的测试结构。实际中，为了使芯片的面积利用率得到提高，只需将PAD的底层金属挖掉，PAD占据的区域也可以得到有效的利用。当在测试单元中完成测试结构的放置后，需要根据所有测试结构引脚的数量来布置伪终端，严格来讲，一个测试结构引脚对应一个伪终端。当某一行地址线有行选信号流经后，主要是通过列选信号来确定需要激活的伪终端(一个行选信号能确定一个测试单元中包含的所有测试结构，一个列选信号则在这几个测试结构中选中一个，即导通选中的测试结构所对应的信号选择电路)。实际中，为了节省测试芯片的面积，可以让一个测试单元中相邻的两个测试结构共用一个伪终端(或信号选择电路)，为了方便布线，伪终端会被放置在测试结构的左右两边。如图7所示，以一个由三个列地址位控制的测试单元为例，在这个单元中，行地址线相同，三个列地址位最多可以控制九个伪终端1，对于四个二端测试结构3的via-chain， 最多需要八个伪终端1，所以当行选信号确定该单元中的四个测试结构3后，列选信号能控制信号选择电路导通四个测试结构3中任意一个。但当测试结构为多端测试结构，或测试单元中测试结构的个数较多，导致总的引脚数较多，仅仅通过九个信号选择电路是无法控制导通每个测试结构。如图8所示，以一个由四个combsnake测试结构组成的测试单元为例，comb snake 是一个四端测试结构3，所以要控制导通测试单元中的任一测试结构3，最多需要十六个信号选择电路，最少需要十三个信号选择电路(相邻测试结构3共用一个信号选择电路)，仅使用三个列地址位是无法完成任务的，这时，可以将两个基本单元合并成一个较大的测试单元。如图8所示的测试单元有十八个伪终端1，它就是由两个小的测试单元合并而成，上下两部分的测试单元的行地址线是不同的，比如下半部分行地址线是1，上半部分行地址线是2，结合三个列地址位，可以控制十八个伪终端1。因此，当一个测试单元的引脚数较多时，单靠几个列地址位无法控制导通每个测试结构，都可以采用这种方法进行扩展。测试结构与伪终端的布线方式由测试结构的大小决定。如图7、8所示，当测试结构3较大时，采用穿越式的布线方式，即测试结构3的引脚通过左右两排伪终端1与外围信号选择电路相连。如图9所示，当测试结构3较小时，这时可以采用单排式的布线方法，即将测试结构3的引脚连于较近的一排伪终端1上。因此，对于不同的测试结构，选择不同的布线方式，可以使布线规划更加合理，避免了复杂的走线问题，同时使用EDA工具进行自动布线，可以很好的保证布通率。(3)信号选择电路的设计信号选择电路是用于控制测试信号进入测试结构的开关电路，如图10所示，其由一个与门和两个NMOS管构成，信号选择电路的输出端与第一 NMOS管的一端和第二 NMOS管的一端相连，第一 NMOS管的另端和第二 NMOS管的另端分别与对应的传输测试信号的信号线相连，与门的输出端与第一 NMOS管的栅极和第二 NMOS管的栅极相连，与门的两个输入端分别接对应的行地址线和列地址线。由于每个测试单元由多个测试结构构成，所以每个测试单元需要通过与多个信号选择电路相连，为了布线的灵活线，若干信号选择电路布置于测试单元左右两边，并紧密排列形成双排信号选择电路组。测试单元设计阶段已经确定了伪终端的个数，由于伪终端的个数与信号选择电路的个数是相同的，因此，每个测试单元周围的信号选择电路的个数也就能确定了。如图11 所示，信号选择电路5紧密排列，构成双排信号选择电路组，分布于测试单元的两边，同时双排电路组中每个信号选择电路5的间距应与对应的每个伪终端1的间距相同，以便与对应的测试单元整合时，伪终端1和信号选择电路5输出端可以直接相连。当完成了测试单元外围信号选择电路5的布局之后，就可以与对应的测试单元整合到一起。如图12所示， 当将测试单元放置于信号选择电路组之间时，伪终端1会与对应的信号选择电路5输出端连接，从而整合成一单元结构。(4)译码电路的设计周围地址译码电路用于产生输出行选信号和列选信号，为每次测试唯一地确定一个测试结构，其由行地址译码电路和列地址译码电路组成。行地址译码电路的输入端与m 个PAD行地址位相连，其输出端由2m条行地址线组成，列地址译码电路的输入端与η个PAD 列地址位相连，其输出端由2n+l条列地址线组成，任一条行地址线可以连接有2n+l个信号选择电路，每条行地址线连有的2n+l个信号选择电路分别与2n+l条列地址线一一连接，因此，任一条列地址线可以连接有2m个信号选择电路，m和η为自然数。综上可知，测试芯片的译码电路和记忆体芯片的译码电路相似，行列地址译码电路实际上是一般的组合逻辑电路，其地址位个数的多少决定了整个测试芯片中可控制的信号选择电路个数的多少。比如译码电路的输入端与六个PAD相连，三作为行地址位个数， 三作为列地址位个数，其输出端就由八条行地址线和九条列地址线组成，任一条行地址线可以连接有九个信号选择电路，每条行地址线连有的九个信号选择电路分别与九条列地址线一一连接，因此，任一条列地址线可以连接有八个信号选择电路，译码电路最多能控制七十二个信号选择电路。为了减少译码电路中晶体管的数目以及传输延迟，往往采用二级译码。(5)将各单元整合成测试芯片完成了单元结构和译码电路的设计后，需要对其进行布局。测试芯片是放置于划片槽内的，因此，如图13所示，一般采用短程测试芯片的长条型布局方式；接着，完成译码电路的输出端与单元结构中的信号选择电路的布线，就基本完成了整个测试芯片的设计。 最后在芯片之上放置指定个数的PAD (PAD的个数=行地址位数+列地址位数+测试信号线条数)，并将译码电路的输入端以及传输测试信号的信号线连接到相应的PAD上。(6)测试芯片的测量生产完成之后，要对测试芯片中的测试结构进行测量，探针直接打到作为地址位的PAD上，探针不需要进行移动，只需要进行信号的顺序变化，每次测量选中一个测试结构，然后在作为信号线的PAD上输入在短程测试芯片测量时相同的测试信号，就能获得测量的数据。被闲置掉的测试单元或结构可以跳过测量，不同测试结构测得属于同一个测试单元的数据要存储到一起。
权利要求
1.一种放置在划片槽内的改进型可寻址测试芯片，包括周围地址译码电路、若干信号选择电路和若干测试单元，其特征在于所述的信号选择电路是用于控制测试信号进入测试结构的开关电路，其由与门、第一 NMOS管和第二 NMOS管构成，所述的第一 NMOS管的一端与第二 NMOS管的一端和信号选择电路的输出端相连，第一 NMOS管的另端和第二 NMOS管的另端分别与对应的传输测试信号的信号线相连，所述与门的输出端与第一 NMOS管的栅极和第二 NMOS管的栅极相连，与门的两个输入端分别与对应的行地址线和列地址线相连；所述的测试单元由若干测试结构组成，所述的若干个测试结构沿纵向重叠摆放，每个测试结构与两个或多个信号选择电路相连，其个数由测试结构引脚个数决定。
2.根据权利要求1所述的放置在划片槽内的改进型可寻址测试芯片，其特征在于所述的周围地址译码电路采用二级译码，包含预译码器和二级译码器。
3.根据权利要求1所述的放置在划片槽内的改进型可寻址测试芯片，其特征在于所述的测试单元包含有若干伪终端，其设置在测试单元中每个测试结构的每个引脚与对应的信号选择电路输出端之间。
4.根据权利要求1所述的放置在划片槽内的改进型可寻址测试芯片，其特征在于所述的测试芯片采用长条型的结构布局放置于划片槽内。
5.一种放置在划片槽内的改进型可寻址测试芯片的制作方法，包括如下步骤(1)根据芯片的测试目的，设计出与测试目的对应的测试结构版图；(2)将测试结构沿纵向重叠摆放于测试单元中，将伪终端设置在测试结构的左右两边， 最后对测试结构和伪终端进行布线，完成测试单元的设计；(3)根据测试单元中的伪终端个数，确定信号选择电路的个数，并与伪终端一一对应并排紧密排列形成信号选择电路组，安置在测试单元的左右两边，与测试单元整合成单元结构；(4)设计出与静态记忆体芯片译码电路相同的地址译码电路；(5)对测试芯片进行整合，将单元结构与译码电路排列成单排的长条形结构，并完成对每个信号选择电路与对应的行列地址线和信号线的连线；(6)对测试芯片进行测量。
6.根据权利要求5所述的放置在划片槽内的改进型可寻址测试芯片的制作方法，其特征在于所述的测试单元中相邻的两个测试结构共用一个信号选择电路。
7.根据权利要求5所述的放置在划片槽内的改进型可寻址测试芯片的制作方法，其特征在于所述的测试结构与伪终端采用穿越式和单排式的布线方式进行连线。
8.根据权利要求5所述的放置在划片槽内的改进型可寻址测试芯片的制作方法，其特征在于所述的信号选择电路和伪终端的布局采用双排结构，若干个信号选择电路紧密排列形成双排信号选择电路组。
全文摘要
本发明公开了一种放置在划片槽内的改进型可寻址测试芯片，包括用于产生输出行列选信号的周围地址译码电路、若干用于控制测试信号进入测试结构的信号选择电路组和若干用于放置测试结构的测试单元。本发明还公开了一种放置在划片槽内的改进型可寻址测试芯片的制作方法，包括如下步骤(1)测试结构版图设计；(2)测试单元设计；(3)信号选择电路设计；(4)译码电路设计；(5)整合测试芯片；(6)测试芯片的测量。本发明测试芯片通过对测试结构进行重叠摆放的方式，缩小了测试芯片的面积，提高了芯片的面积利用率，使测试芯片能放置于划片槽内，并适用于多端测试结构。
文档编号H01L23/544GK102176440SQ201010586449
公开日2011年9月7日 申请日期2010年12月14日 优先权日2010年12月14日
发明者严晓浪, 史峥, 潘伟伟, 邵康鹏, 郑勇军 申请人:浙江大学