专利名称：芯片封装体及其制作方法
技术领域：
本发明涉及一种芯片封装体及其制作方法，特别是涉及一种具有遮光层的芯片封 装体及其制作方法。
背景技术：
在已知的影像感测元件(image sensors)封装体中，影响影像品质的其中一个原 因就是光串音效应(crosstalk)，串音效应越严重，影像的失真也越严重。例如入射至非感 光区的光偏折进入感光区，或是应入射至邻近影像感测元件封装体的感光区的光因偏折进 入感光区中都会造成光串音效应(crosstalk)的问题。另外，入射至感光区的光也可能会 反射出影像感测元件封装体而造成漏光的问题，进而使影像感测元件封装体的影像品质恶 化。因此，亟需一种具有新颖结构的芯片封装体及其制造方法。
发明内容
有鉴于此，本发明的实施例提供一种芯片封装体，包括芯片，具有基板及导电垫结 构，芯片具有上表面和下表面；上盖层，覆盖芯片的上表面；间隔层，介于上盖层与芯片之 间；导电通道，电性连接导电垫结构；以及遮光层，设置于上盖层与间隔层之间，其中遮光 层与间隔层具有重叠部分。本发明的另一实施例提供一种芯片封装体的制造方法，包括下列步骤提供上盖 层及包括至少一芯片的晶片；于该上盖层上形成遮光层图案；通过间隔层粘结该上盖层与 包括至少一芯片的晶片上表面，其中该间隔层覆盖设置于该芯片上的至少一导电垫，其中 该遮光层图案与该间隔层具有重叠部分；从该晶片的下表面形成导电通道以电性连接该导 电垫；以及实施切割步骤，以分离该晶片形成封装后的各该芯片。
图IA至图IC显示制作一种根据本发明实施例的光致抗蚀剂层的剖面示意图。图2A至图2H显示根据本发明实施例的芯片封装体的剖面示意图。附图标记说明200 上盖层；204 间隔层图案；100A 元件区；300 基板；302 半导体元件；303 层间介电层；306 芯片保护层；316 空穴；
202 遮光层图案； 206 粘着材料； 100B 周边接垫区； 300a 背面； 30 感光区； 304 导电垫结构； 306h 开口 ； SC 切割道；
300ha、300hb 开口330a 导电层；340 保护层；d 重叠部分；500 芯片封装体。
320 绝缘层； 330b 导电层； 350 导电凸块 S 水平间距；
具体实施例方式以下以各实施例详细说明并伴随着
的范例，做为本发明的参考依据。在 附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或 是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之， 值得注意的是，图中未绘示或描述的元件，为所属技术领域中普通技术人员所知的形式，另 外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。本发明实施例的芯片封装体是利用晶片级封装(wafer level chip seal印ackage，WLCSP)工艺封装各种包含有源元件或无源元件(active or passiveelements)、数字电路或类比电路(digital or analog circuits)等集成电路的电 子兀件(electronic components)，例如是有关于光电兀件(opto electronic devices) > 微机电系统(Micro Electro Mechanical System ;MEMS)、微流体系统(microfluidic systems)、或利用热、光线及压力等物理量变化来测量的物理传感器(Physical Sensor)。 特别是可选择使用晶片级封装(wafer scale package ；WSP)工艺对影像感测元件(image sensors)、发光二极管、太阳能电池(solar cells)、射频元件(RF circuits)、加速 计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元 件(surface acoustic wave devices)、压力传感器(process sensors)或喷墨头(ink printer heads)等半导体芯片进行封装。其中上述晶片级封装工艺主要是指在晶片阶段完成封装步骤后，再予以切割成 独立的封装体，然而，在特定实施例中，例如将已分离的半导体芯片重新分布在承载晶片 上，再进行封装工艺，亦可称之为晶片级封装工艺。另外，上述晶片级封装工艺亦适用于通 过堆叠(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路(multi-layer integrated circuit devices)的芯片封装体。图IA至图IC及图2A至图2H显示制作一种根据本发明实施例的芯片封装体500 的剖面示意图。本发明实施例的芯片封装体以影像感测元件(image sensors)为例，其于 芯片与其上的上盖层之间设有一层遮光层，以改善已知技术中，入射至非感光区的光(例 如入射至间隔层的光)偏折进入感光区，或是应入射至邻近影像感测元件的感光区的光因 偏折进入感光区中而造成光串音效应(crosstalk)的问题。另外，上述遮光层也可避免入 射至感光区的光因反射出芯片封装体而造成漏光的问题，进而提升影像品质。请参阅图IA至图1C，首先提供上盖层200。在本发明实施例中，上盖层200可使 光通过，其材料可包括镜片级玻璃或石英等透明材料(transparentmaterial)。然后，可利 用涂布(coating)及光刻蚀刻工艺，在上盖层200上形成遮光层图案202。在本发明实施例 中，遮光层图案202可以选择具有阻挡、吸收、或反射光线等性质的材料，例如可包括黑光 致抗蚀剂(black resin)、底层抗反射涂料(BARC)或金属材料如铬(Cr)等。
之后，请参考图1B，其显示间隔层图案204的形成方式。例如可利用沉积及光刻 工艺，在上盖层200上形成间隔层图案204。如图IB所示，间隔层图案204设置任两个相 邻的遮光层图案202之间，其中遮光层图案202与其下的间隔层图案204具有重叠部分d， 此重叠部分d—方面可以固定遮光层图案202，另一方面可以避免少许光线从间隔层图案 204直接穿射过来。在本发明实施例中，间隔层图案204可以选择隔离材料(isolation) 以隔绝环境污染或避免水气侵入。而例如在对晶片基底实施刻痕工艺以形成凹口时，间隔 层可以选择缓冲材料以避免上盖层破损。此外，当芯片包含光电元件时，间隔层图案204 可以形成围堰结构(Dam)以在供光线进出的上盖层与光电元件之间围出空穴，使得光电 元件的光学特性因空穴中的空气介质而提升。在另一实施例中，间隔层图案204的材料 可为感光型环氧树脂、防焊层、或其他适合的绝缘物质，例如无机材料的氧化硅层、氮化硅 层、氮氧化硅层、金属氧化物或其组合；或有机高分子材料的聚酰亚胺树脂(polyimide)、 苯环丁烯(butylcyclobutene :BCB，道氏化学公司)、聚对二甲苯(parylene)、萘聚合物 (polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酉旨(accrylates)等。然后，如图IC所示，可利用印刷方式，在间隔层图案204上形成粘着材料206。在 本发明实施例中，粘着材料206可包含高分子膜或者是一或多种粘着剂，例如一般型环氧 树脂或聚氨基甲酸酯(polyurethane)。接着，提供晶片，其中有关晶片的制作实施例如图2A至图2B所示。请参阅图2A， 首先提供半导体基板300，一般为半导体晶片(如硅晶片)或硅基板。其次，半导体基板300 定义有多个元件区100A，围绕元件区100A为周边接垫区100B。元件区100A及周边接垫区 100B共同形成部分的管芯区。接续，如图2B所示，在元件区100A制作半导体元件302，例如影像传感器元件或是 微机电结构，而覆盖上述半导体基板300及半导体元件302为层间介电层303 (IMD)，一般 可选择低介电系数(low k)的绝缘材料，例如多孔性氧化层。接着于周边接垫区100B的层 间介电层303中制作多个导电垫结构304。上述导电垫结构优选可以由铜(copper ；Cu)、铝 (aluminum ；Al)或其它合适的金属材料所制成。此外，半导体基板300可覆盖有芯片保护层306 (passivation layer)，同时为将 芯片内的元件电性连接至外部电路，可事先定义芯片保护层306以形成多个暴露出导电垫 结构的开口 306h。接着，如图2C所示，提供上盖层200以与半导体基板300接合，其中为方便说明 起见，上述半导体基板300仅揭示导电垫结构304。在实施例中，可通过设置于间隔层图案 204上的粘着材料206，将上盖层200与晶片300粘结，并形成间隔层图案204，其中间隔层 图案204介于晶片300与上盖层200之间，以于晶片300与上盖层200之间形成空穴316， 在此空穴中，元件区是由间隔层图案204所围绕。在本例中，晶片300可包括多个芯片，每 一个芯片彼此以切割道SC区隔。如图2C所示，每一个芯片设有感光区30 以制作感光 元件302，其上可覆盖着对应的微阵列结构(未显示)。在本发明实施例中，上述感光元件 302可以是互补式金属氧化物半导体元件(complementary metal-oxide-semiconductor ； CMOS)或电荷耦合元件(charge-coupled device ;CCD)，用以撷取影像或图像。如图2C所示，遮光层图案202部分延伸至空穴316中。特别注意的是，感光区30 与遮光层图案202之间具有间隙S，如此可避免遮光层图案202阻挡到所需入射至感光区302a的光线。在本发明实施例中，感光区30 与遮光层图案202之间的间隙S可介于2 μ m 至100 μ m之间。优选者，感光区30 与遮光层图案202之间的水平间距S可介于5 μ m至 40 μ m之间。请参阅图2D，可以上盖层200为承载基板，自半导体基板300的背面300a进行蚀 刻，例如通过各向异性蚀刻工艺去除部分的半导体基板300，以于其中形成暴露出导电垫结 构304的连通开口 300ha及300hb。图2E显示半导体基板300的较大范围的剖面图，除了图2D所示的部分管芯区外， 还包括相邻的切割区域以及另一管芯区。如图2E所示，在开口 300ha及300hb内选择性形成露出导电垫结构304的绝缘层 320，例如高分子，如聚酯亚胺(PI)薄膜，可先通过热氧化法或等离子体化学气相沉积法， 同时形成氧化硅层于开口 300ha及3001Λ内，其并可延伸至半导体基板300的背面300a，接 着，除去开口 300ha及300hb的底部上的绝缘层(例如通过光刻工艺)以暴露出导电垫结 构304。在此实施例中，开口 300ha及300hb内的绝缘层320同时形成。接着，如图2F所示，在开口 300ha及开口 300hb中分别形成第一导电层330a及第 二导电层330b。在此实施例中，第一导电层330a及第二导电层330b为重布线路图案，因此 其除了形成于开口 300ha、300hb的侧壁上，还进一步延伸至半导体基板300的下表面300a 上。第一导电层330a及第二导电层330b的形成方式可包括物理气相沉积、化学气相 沉积、电镀、或无电镀等，其材料可为金属材料，例如铜、铝、金、或前述的组合。第一导电 层330a及第二导电层330b的材料还可包括导电氧化物，例如氧化铟锡(ΙΤ0)、氧化铟锌 (IZO)、或前述的组合。在实施例中，于整个半导体基板300上顺应性形成导电层，接着将导 电层图案化为例如图2F所示的导电图案分布，形成导电通道。虽然，在图2E中的导电层顺 应性形成于开口 300ha及3001Λ的侧壁上，然在其他实施例中，导电层亦可大抵分别将开口 300ha及3001Λ填满。此外，在此实施例中，开口 300ha及3001Λ内的第一导电层330a及第 二导电层330b与半导体基板300之间是由同一绝缘层320所隔离。此外，上述实施例的导 电通道的结构和位置仅为其中一实施例的说明，并非特别限定，例如其也可形成于切割道 的位置上。接续，请参阅图2G，其显示保护层340的形成方式。在本发明实施例中，保护层340 例如为阻焊膜(solder mask)，可经由涂布防焊材料的方式于半导体基板背面300a处形成 保护层340。然后，对保护层340进行图案化工艺，以形成暴露部分第一导电层330a及第 二导电层330b的多个终端接触开口。然后，在终端接触开口处形成焊球下金属层(Under Bump Metallurgy，UBM)(未显示)和导电凸块350。举例而言，由导电材料构成的焊球下金 属层(UBM)可以是金属或金属合金，例如镍层、银层、铝层、铜层或其合金；或者是掺杂多晶 硅、单晶硅、或导电玻璃层等材料。此外，耐火金属材料例如钛、钼、铬、或是钛钨层，亦可单 独或和其他金属层结合。而在特定实施例中，镍/金层可以局部或全面性的形成于金属层 表面。其中导电凸块350可通过第一导电层330a及第二导电层330b而电性连接至导电垫 结构304。接着，沿着周边接垫区的切割区SC将半导体基板300分割，即可形成多个分离的 芯片封装体。如图2H所示的切割形成的芯片封装体500的剖面图。如图2H所示，在本发明实施例中，位于每一个芯片上方的间隔层图案204与遮光层图案202的重叠部分d的最小值可为5 μ m，最大值可为间隔层图案20 宽度w的二分之一ο其中，本实施例的芯片封装体500，包括芯片，具有基板300及导电垫结构304 ；上 盖层200，通过间隔层图案204固定于基板300的上表面；导电通道330a、330b设置于基板 300中，其经由基板300下表面电性连接该导电垫结构304 ；以及遮光层图案202，设置于上 述上盖层200与上述间隔层图案204之间，其中上述遮光层202与上述间隔层图案204可 具有重叠部分d，其最小值可为5 μ m，其最大值可为间隔层图案204宽度w的二分之一。另 外，上述遮光层图案202与设于上述芯片上的感光区30 之间可具有间隙S，其值可介于 2μπ 至ΙΟΟμ 之间，或可介于5μπ 至40μπ 之间。虽然本发明已以实施例披露如上，然而其并非用以限定本发明，任何熟悉此项技 术的人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护 范围当视所附的权利要求所界定为准。
权利要求
1.一种芯片封装体，包括芯片，具有基板及导电垫结构，该芯片具有上表面和下表面；上盖层，覆盖该芯片的上表面；间隔层，介于该上盖层与该芯片之间；导电通道，电性连接该导电垫结构；以及遮光层，设置于该上盖层与该间隔层之间，其中该遮光层与该间隔层具有重叠部分。
2.如权利要求1所述的芯片封装体，其中该基板还包括元件区，由该间隔层所围绕。
3.如权利要求2所述的芯片封装体，其中该间隔层于该基板与该上盖层之间形成空 穴，且该遮光层部分延伸至该空穴中。
4.如权利要求3所述的芯片封装体，其中该元件区与该遮光层之间具有水平间距。
5.如权利要求4所述的芯片封装体，其中该水平间距介于2μ m至100 μ m之间。
6.如权利要求4所述的芯片封装体，其中该水平间距介于5μ m至40 μ m之间。
7.如权利要求1所述的芯片封装体，其中该重叠部分的最小值为5μ m。
8.如权利要求1所述的芯片封装体，其中该重叠部分的最大值为该间隔层宽度的二分 之一。
9.如权利要求1所述的芯片封装体，其中该遮光层包括黑光致抗蚀剂、抗反射涂料或 金属材料。
10.如权利要求1所述的芯片封装体，其中该上盖层和该间隔层之间还包括粘着层，且 该粘着层覆盖部分该遮光层。
11.一种芯片封装体的制造方法，包括下列步骤提供上盖层及包括至少一芯片的晶片；于该上盖层上形成遮光层图案；通过间隔层粘结该上盖层与该晶片上表面，其中该间隔层覆盖设置于该芯片上的至少 一导电垫，其中该遮光层图案与该间隔层具有重叠部分；从该晶片的下表面形成导电通道以电性连接该导电垫；以及实施切割步骤，以分离该晶片形成封装后的各该芯片。
12.如权利要求11所述的芯片封装体的制造方法，其中该间隔层于该芯片与该上盖层 之间形成空穴，且该遮光层图案部分延伸至该空穴中。
13.如权利要求12所述的芯片封装体的制造方法，其中该间隔层所围区域包括元件 区，其与该遮光层图案之间具有水平间距。
14.如权利要求11所述的芯片封装体的制造方法，其中该遮光层图案包括黑光致抗蚀 剂、底层抗反射涂料或金属材料。
全文摘要
本发明提供一种芯片封装体，其包括芯片，具有基板及导电垫结构，芯片还具有上表面和下表面；上盖层，覆盖芯片的上表面；间隔层，介于上盖层与芯片之间；导电通道，电性连接导电垫结构；以及遮光层，设置于上盖层与间隔层之间，其中遮光层与间隔层具有重叠部分。
文档编号H01L23/50GK102130089SQ201010616859
公开日2011年7月20日 申请日期2010年12月31日 优先权日2009年12月31日
发明者刘沧宇, 林大玄, 许传进, 郑家明 申请人:精材科技股份有限公司