立体垂直式存储器的制造方法

立体垂直式存储器的制造方法
【专利摘要】本发明公开一种新颖的立体垂直式存储器的制造方法，其步骤包含将由多个绝缘介层与牺牲介层所构成的一多层结构分隔为一第一多层结构与一第二多层结构、将多层结构中的牺牲介层替换为金属介层、以及分别在两多层结构中制作出通道结构。
【专利说明】立体垂直式存储器的制造方法
【技术领域】
[0001]本发明大体上涉及一种立体垂直式存储器的制造方法，更具体言之，其涉及一种具有U形管通道结构的立体垂直式存储器的制造方法。
【背景技术】
[0002]对于传统的平面式存储器结构而言，存储单元(cell)中的栅极、源极、以及漏极等部件皆设置在同一平面上，故有效存储单元的面积(一般为4F2，F为曝光机台的极限)仅能依靠改变曝光机台的曝光线宽(CD)来微缩化(scale down)，其存储器单位面积下所能制作的存储单元数目很难有突破性的成长。特别是现今的存储器制作工艺已进入了线宽40纳米(nm)以下的世代，具备如此线宽能力的曝光机台所费不赀，故制作工艺技术的开发成本十分昂贵。现今业界中有开发出许多制作工艺，得以使用现有的曝光机台制作出尺寸更为微缩的元件或结构，然该些制作工艺大多相当复杂，容易导致产品良率的下降，是为其一大缺点。再者，对于平面式存储器结构而言，当尺寸微缩到一定程度以下时，相邻存储单元之间必定会有严重的干扰效应，导致电性的劣化。上述诸多原因无疑对存储器尺寸的微缩是一大阻碍。
[0003]鉴于现今平面式存储器结构在尺寸微缩方面已到达了瓶颈，业界遂开始研究开发立体垂直式的存储器结构，以期存储器的存储单元数目能有突破性的成长。在立体垂直式存储器结构中，存储器的控制栅呈垂直堆叠设置，故可以大幅地降低有效存储单元所需的面积(一般为6F2/N，F为曝光机台的极限，N为控制栅的叠层数目)，且其所使用的制作工艺皆可以现有的制作工艺机台来进行，无需投资巨额的成本在高阶制作工艺机台或是新技术上。
[0004]现今业界有两种受瞩目的立体垂直式存储器技术,一者为Pipe-shaped bit costscalable (P-BiCS,暂译为管状位成本尺寸可变式技术)，一者为Terabit Cell ArrayTransistor (TCAT，暂译为兆位存储单元阵列晶体管)，目前该两存储器技术皆有其优缺利弊所在。
[0005]就P-BiCS技术而言,其存储器结构请参考“2009Symposium on VLSI TechnologyDigest of Technical Papers”技术文摘中第 7_1 节,标题名为“Pipe-shaped BiCS FlashMemory with 16 Stacked Layers and Mult1-Level-Cell Operation for Ultra HighDensity Storage Devices”的技术论文中的FIG.2所示，存储信号会从上层的来源线(source line, SL)经由一 U形管状的通道路径(pipe connection, PC)传至同样位于上层的位线(bit line, BL),其沿途会经过多个堆叠设置的控制栅(control gate, CG),达到数据存储效果。P-BiCS技术的优点在于其来源线(source line, SL)设置在存储器结构的上层，故可使用金属材料来制作，具有较低的阻质。但是在现有的P-BiCS制作工艺中，其控制栅CG部分并无法使用金属材质来制作，故字符线的的RC值较高，对存储器电性有不好的影响，且其于后续制作工艺中也不易进行字符线(word line，WL)的接触制作工艺。
[0006]另一方面，就TCAT技术而言，其存储器结构请参考“2009 Symposium on VLSITechnology Digest of Technical Papers”技术文摘中第 10A-1 节，标题名为“Novel Vertical-Stacked-Array-Transistor(VSAT) for uItra-high-density and cost-effect NANDFlash memory devices and SSD (Solid State Drive) ”的技术论文中的 FIG.1 及 FIG.2 所示，存储信号从底部的源极端来源线(SSL)往上经过多层堆叠的控制栅CG结构而到达位于上层的位线BL，达成数据存储效果。TCAT技术的优点在于其制作工艺得以采用金属材料来制作控制栅CG，故具有较低的字符线RC值。TCAT技术的缺点在于其来源线SL是形成在底部的多晶硅层上，无法以金属材料来制作，故来源线SL的阻值较高，对存储器电性有不好的影响。
[0007]是以，上述现行的两种立体垂直式存储器技术都仍有其制作工艺与结构上先天的缺陷存在，如何改良并克服该些缺点是为所述【技术领域】的技术人员仍需努力研究的课题。

【发明内容】

[0008]有鉴于上述先前技术中固有的诸项缺失，本案发明人遂特以提出了一种新颖的立体垂直式存储器制作工艺方法，以此方法制得的存储器结构可兼具上述P-BiCS技术与TCAT技术的诸项优点，改良了现有立体垂直式存储器制作工艺的不足之处。
[0009]本发明的制作工艺方法以P-BiCS存储器结构为基础，以替换方式在存储单元中形成金属控制栅，克服了 P-BiCS技术的缺点，并维持P-BiCS技术固有的优点。
[0010]本发明的目的即在于提供一种新颖的立体垂直式存储器制作方法，其步骤包含在一基底的牺牲底层上形成由多个绝缘介层与牺牲介层所交替层叠而成的一多层结构、将该多层结构分隔为一第一多层结构及一第二多层结构、在该第一多层结构与该第二多层结构周围形成绝缘层包覆住该第一多层结构与该第二多层结构、形成多个通孔从第一多层结构与第二多层结构的顶面贯穿至底面、经由该些通孔移除第一多层结构与第二多层结构中的牺牲介层以空出多个介层空间、经由该些通孔在该些介层空间中形成金属层、形成多个通孔从第一多层结构与第二多层结构的顶面贯穿至底面、经由该些通孔移除基底上的牺牲底层，以空出一底部空间、以及在该些通孔及该底部空间中形成连通的通道结构。
[0011]无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。
【专利附图】

【附图说明】
[0012]本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中:
[0013]图1?图12依序绘示出根据本发明较佳实施例中一新颖的立体垂直式存储器结构的制作流程示意图；以及
[0014]图13绘示出本发明立体垂直式存储器结构中的各金属控制栅与一梳状接触结构连接的示意图。
[0015]需注意本说明书中的所有图示皆为图例性质。为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。此外，图中相同的参考符号大致上会用来标示修改后或不同实施例中对应或类似的特征。[0016]主要元件符号说明
[0017]100 基底
[0018]101 绝缘层
[0019]103 有源层
[0020]105 浅凹槽
[0021]107 牺牲底层
[0022]109 绝缘介层
[0023]111 牺牲介层
[0024]Illa 牺牲介层
[0025]Illb 牺牲介层
[0026]113 光致抗蚀剂
[0027]115 狭缝
[0028]117 层间介电层
[0029]119 支撑体结构
[0030]121 通孔
[0031]123 介层空间
[0032]125 金属层
[0033]125a 金属层(选择栅极)
[0034]127 金属层
[0035]131 通孔
[0036]133 阻障层
[0037]135 底部空间
[0038]137 穿隧层
[0039]139 通道层
[0040]143 绝缘层
[0041]145 接触洞
[0042]147 接触插塞
[0043]149 来源线
[0044]151 接触插塞
[0045]153 位线
[0046]161 字符线
[0047]163 字符线插塞
【具体实施方式】
[0048]在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例方式来表示及描述。这类实施例会说明足够的细节以使该领域的一般技术人士得以具以实施。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。再者，本发明通篇说明书与随附权利要求中会使用某些词汇来指称特定的组成元件。该领域的技术人士将理解到，半导体元件制造商可能会以不同的名称来指称一相同的元件，如绝缘层与介电层等。
[0049]现在下文中将提供实施例并搭配图示来说明本发明的方法流程。其中，图1?图12依序绘示出根据本发明较佳实施例中一新颖的立体垂直式存储器结构(如一立体垂直式的NAND flash)的制作流程示意图，该些图中的部分视角方向，如正面与部分侧面等，将以截面方式来表示其内部的细部特征；图13则绘示出本发明立体垂直式存储器结构中的各金属控制栅与一梳状接触结构连接的示意图。
[0050]本发明的制作工艺方法为目前现有的U形管状(U-shaped/pipe-shaped)立体垂直式存储器结构暨其制作方法的改良，其整合了前述先前技术中的P-BiCS存储器结构及TCAT存储器结构的诸多优点,可使用金属材料来制作控制栅(control gate, CG)与来源线(source line, SL)等构件,进而解决现有垂直式存储器结构中字符线的RC值及来源线的阻质过闻等问题。
[0051]首先请参照图1，在流程初始，一基底100会被提供来作为本发明中立体垂直式存储器结构的设置基础。基底100可为一单晶硅晶片或SOI类似的基材。基底100上会依序形成有一绝缘层101及一有源层103，其中绝缘层101的材质可为不导电的氧化硅(SiO2),其可隔绝下层的基底100与上层的有源层103，也可作为一蚀刻停止层之用。有源层103的材质可为多晶硅，其可作为立体垂直式存储器结构的后栅极(back gate, BG)并可通过离子注入方式在其上形成特定的导电区域。本发明存储器结构中的U形管底部通道部位即会行经有源层103以连接其上的所建构出的两垂直通道部位，此部分于后述实施例中将有具体的说明。
[0052]为了于后续制作工艺中制作出U形管通道结构的底部通道，有源层103上会先以光刻蚀刻制作工艺形成一浅凹槽105，作为底部通道的预设空间。浅凹槽105中会填满一层牺牲底层107。此牺牲底层107的材质可为氮化硅(SiN)，其在蚀刻制作工艺中与周围多晶硅材质的有源层103会具有高度的蚀刻选择比，故有利于后续制作工艺中以蚀刻或化学机械研磨(CMP)方式将牺牲底层107移除。
[0053]在完成上述基部的设置后，牺牲底层107与有源层103的共同表面上会形成一多层结构ML。此多层结构ML所涵盖的范围从牺牲底层107延伸至周围部分的有源层103。在本发明实施例中，多层结构ML是由多层的绝缘介层109与牺牲介层111交替堆叠设置而成，其材质可分别为氧化硅(SiO2)及氮化硅(SiN)，两者在蚀刻制作工艺中会具有高度的蚀刻选择比，得以于后续制作工艺中选择性地移除牺牲介层111。多层结构ML的最顶层与最底层需为绝缘介层109，以分别与下方的有源层103及上方所预定形成的来源线(sourceline, SL)与位线(bit line, BL)结构达到电性绝缘。在本发明中，多层结构ML的叠层数可为8，16或32层以上。叠层的数目越多，单位面积下可制作出的有效存储单元(cell)数目也就越多。在本发明的较佳实施例中，多层结构ML中最顶层的牺牲介层Illa部位预定来形成选择栅极结构(select gate, SG),而其下方多个牺牲介层Illb则分别预定来形成控制栅极(control gate, CG) 0在较佳的情况下，牺牲介层Illa的厚度较厚,约为牺牲介层Illb厚度的两到三倍。
[0054]接着请参照图2，在完成多层结构ML的制作后，覆盖一图形化光致抗蚀剂113在多层结构ML上并进行一各向异性蚀刻制作工艺El来在多层结构ML的中央蚀刻出一狭缝115。此各向异性蚀刻制作工艺El会在多层结构ML底部的牺牲底层107上停止。如此，多层结构ML会被拆分为一第一多层结构MLl及一第二多层结构ML2。在本发明中，上述拆分动作的目的除了在于将多层结构ML拆为两部位以分别供作为U形管通道结构的左右两垂直通道部位的设置基础，在另一方面，狭缝115的形成也使得后续狭缝115中可填入介层材质以形成一共同的支撑体结构，以利后续U形管通道结构的制作，其于后述图3的实施例中将有具体的说明。
[0055]现在请参照图3。在蚀刻出狭缝115后，接着进行一沉积制作工艺在两多层结构MLl及ML2周围覆盖上层间介电层(ILD) 117。层间介电层117的材质可与多层结构ML中的绝缘介层109材质相同，如氧化硅(SiO2)，使得层间介电层117与各绝缘介层109结合共构成一支撑体结构119。为图示简明之故，图3以后的图示将不再以边线来区隔层间介电层117与两多层结构MLl及ML2，仅以一支撑体结构119来概括之。形成此支撑体结构119的意义在于其可于后续牺牲介层111的替换步骤及U形管通道各构件的制作步骤中作为一支撑结构之用。
[0056]需注意者，在本发明实施例中，各绝缘介层109的周围实际上都是为层间介电层117所掩盖，绝缘介层109是被包覆在支撑体结构119中，如图3中的虚线所示。为方便说明之故，图3以后的图示暨其实施例说明都将如图3所示般略去绝缘介层109周围部分的层间介电层117，以截面方式清楚地表示出多层结构ML中的细部特征。
[0057]接着请参照图4，在形成共同的支撑体结构119后，两多层结构MLl与ML2上会分别形成多个通孔121贯穿整个多层结构。在较佳的情况下，通孔121以沿着图4中的X轴方向排列为佳，且多层结构MLl中的每一通孔都会与另一多层结构ML2中的一通孔对应，以分别作为U形管通道结构中的左右两垂直通道部位。通孔121可使用光刻制作工艺以及反应性离子蚀刻(RIE)制作工艺来形成，其会贯穿由牺牲介层111与绝缘介层109所构成的多层结构MLl与ML2，直至最底部的绝缘介层109为止。需注意，为了清楚表示出多层结构ML1/ML2中的细部特征之故，图中省略了通孔121周围部分的牺牲介层111，以截面方式表示出通孔121内部的情况。在实际中，通孔121是完全为牺牲介层111以及绝缘介层109所围绕的。
[0058]接着请参照图5，在多层结构中形成通孔121后，位于各绝缘介层109之间的牺牲介层111会以一蚀刻制作工艺E2来加以移除，留下具有多个介层空间123的支撑体结构119。上述的蚀刻制作工艺E2可为一采用热磷酸的湿蚀刻制作工艺，在蚀刻中，热磷酸会经由通孔121向下流经支撑体结构119中的各牺牲介层111，氮化硅(SiN)材质的牺牲介层111可与热磷酸反应而被蚀去，进而在支撑体结构119内部留下多个交替间隔排列、并由通孔121上下连通的介层空间123。
[0059]接下来请参照图6，上述步骤所形成的介层空间123中会被填入金属材质，其经由上下连通各介层空间123的通孔121来填入如钨、钛、钴、镍或是其合金等材料，以在介层空间123中形成金属层125结构，如此即完成了以金属材质替换原先氮化硅材质的牺牲介层111的动作。此金属层125为后续用来制作金属控制栅(metal CG)暨其内部的阻挡层(barrier)、存储层(storage layer)、穿隧层(tunnel)、及通道层(channel)等结构的基础。在形成金属层125后，支撑体结构119上方所沉积形成的金属层127会以一回蚀或化学机械研磨制作工艺来将其移除。需注意，本图中为清楚表示出通孔部位中所形成的材质之故，通孔121的周围部位有部分的金属层125在图中被省略。实际中，本步骤所形成的金属层125填满了各个介层空间123，包括通孔121。图6以后的图示都将以此方式来表示通孔内部的细节特征。
[0060]本发明通过支撑体结构119以及通孔121来达成金属层的置换。金属材质的控制栅会较现有技术中多晶硅材质的控制栅具有较低的阻值，有利于整体存储器结构的电性表现。
[0061]接着请参照图7，在各介层空间123中形成有金属层125的情况下，接下来的步骤仿同图4，两多层结构MLl与ML2中原先形成通孔121的位置处会再次形成多个垂直的通孔131。通孔131可使用反应性离子蚀刻(RIE)等各向异性蚀刻制作工艺来形成，其贯穿由绝缘介层109与金属层125所形成的多层结构MLl与ML2，直至底部的牺牲底层107为止。如此，各金属层125中会具有上下连通的通孔131从支撑体结构119的顶面贯穿至底面，以进行后续U形通道管结构的制作。
[0062]同样请参照图7，在形成通孔131后，接着在通孔131的侧壁上形成一层薄阻障层133。阻障层133的材质可为多晶硅，其用作为金属层125与后续制作工艺中于通孔内部所形成的其他层结构(如穿隧层或通道层)之间的阻障结构。其形成方式可例如为先全面性沉积一阻障层材料，再回蚀刻去除部分的阻障层材料，使各通孔131的侧壁上形成此层薄阻障层133。从图中的左半部位以截面方式表示出阻障层133沿着金属层125中通孔131的内侧壁分布，右半部位则表示出阻障层133为围绕在通孔131周围的管状薄膜结构。
[0063]接下来，同样请参照图7，在形成管状的阻障层133后，仿同前述图5的步骤，进行一蚀刻制作工艺E3经由通孔131来蚀去支撑体结构119底部的牺牲底层107。上述的蚀刻制作工艺E3可为一采用热磷酸的湿蚀刻制作工艺,在蚀刻中，热磷酸会经由通孔131向下流至底部的牺牲底层107，氮化硅(SiN)材质的牺牲底层107可与热磷酸反应而被蚀去，进而在支撑体结构119底部空出一浅凹槽形状的底部空间135。此底部空间135将于后续制作工艺中用来形成U形管结构的水平通道部位，以连接左右两边的垂直通道部位。需注意为说明方便之故，图7中同时表示出底部空间135与牺牲底层107存在的情形。实际上在上述步骤完成后，牺牲底层107会被完全蚀去，而空出整个底部空间135。
[0064]接着请参照图8，在完成上述结构后，接下来在管状的阻障层133内侧壁以及底部空间135的周围壁面上形成一层穿隧层137。上述穿隧层137可为一穿隧氧化层-存储层-穿隧氧化层的复合层结构，如氧化硅-氮化硅-氧化硅(ONO)复合层结构，其从外围的阻障层133依序往通孔内部方向分布。该存储层的材质也可使用氧化铝(Al2O3)。其中，穿隧层137中的氮化硅层受到内侧与外侧不导电的氧化硅层所包覆，形成一如同管状电容的结构。在此设置下，氮化硅层可作为整个U形管状立体垂直式存储器结构的存储层，内侧与外侧的氧化硅层则作为氮化硅层与外部层结构之间的绝缘层。如此，除了顶层以外的每一金属层125即可视为是一金属控制栅来控制所环接的存储层(即穿隧层137复合层结构中的氮化硅层)中所存储的电荷的释放与否，进而达成数据存储的效果。需注意上述的管状穿隧层137延伸连接至下方底部空间135中壁面上所形成的穿隧层137。
[0065]同样请参照图8，在前述形成穿隧层137的步骤后，接下来在通孔131及剩余的底部空间135中填满导电材料以形成一通道层139，如一 η型或ρ型的多晶硅层。此通道层139会为穿隧层137结构所包覆，两者共同从支撑体结构119顶面的通孔往下延伸经过底部空间135而连往另一侧的通孔，形成了一 U形管的通道结构。在左右两垂直通道部位中，除了顶层的金属层分别预定作为源极端以及漏极端的选择栅极，其余各金属层125围绕着所经过的穿隧层137及通道层139，以作为个别的金属控制栅(CG)来控制数据的存储。以图中所示的多层结构为例，一个U形管通道结构将会通过八个金属层125，意即代表在单一的U形管通道结构的构成面积下可作成六个存储单元(Cell)结构，是为一相当高密度的立体垂直式存储器结构。另一方面，如图8所示，于U形管通道结构完成后需进行一化学机械研磨(CMP)制作工艺，使得垂直管状通道结构与支撑体结构119顶面齐平。
[0066]接下来请参照图9，在完成前述U形管通道结构的制作后，接着即是进行选择栅极以及接触插塞的制作。在本发明中，源极端与漏极端的选择栅以及接触插塞是先后制作。首先，在整个支撑体结构119上形成一绝缘层143。绝缘层143的材质可为四氧乙基硅酯(Tetra-Ethy1-Ortho-SiIicate, TE0S)或氧化娃,其用以隔绝选择栅与其上方所要形成的来源线(SL)及位线(BL)等结构。接着，在多层结构MLl上方的绝缘层143中形成多个接触洞145，每一接触洞145分别对应到一 U形管通道结构的左侧垂直通道。利用各接触洞145进行一回蚀刻制作工艺，以将最上层的金属层(即选择栅极)125a部位通孔中的通道层139移除，然后依序利用例如氢氟酸以及磷酸移除暴露出的穿隧层137复合层结构中的氧化硅层以及氮化硅层，使得选择栅极的通孔仅保留阻障层133以及原穿隧层137中最外侧的氧化硅层，该氧化硅层作为选择栅极介电层。
[0067]接着，如图10所示，在金属层(即选择栅极)125a部位的通孔及其上方的接触洞145中填满导电材料,如一 η型或ρ型的多晶娃层，以形成一接触插塞147。接触插塞147用以连接下方的选择栅极以及后续上方所形成的来源线。
[0068]接着，如图11所示，于绝缘层143上形成一来源线(SL) 149，其与下方多个接触插塞147电连接，如此，即完成源极端选择栅极(SGS)以及来源线的制作。需注意，为清楚表达来源线149与接触插塞147之间的连结关系，图11中并未表示出多层结构ML上方的绝缘层143。就本发明设计而言，存储信号可经由来源线149传入U形管状通道结构中，并在途中与最外围作为控制栅的金属层125产生电场，使得中介的穿隧层137中产生电荷。该些电荷会被固限在穿隧层137中，达成数据存储的效果。在本发明实施例中，由于U形管状通道结构的设计，来源线149会设置在整体结构的上方，故其可以金属材料来制作，如钨、钛、钴、镍或是其合金等材料，有别于现有技术中以掺杂多晶硅的方式来制作，故其具有较低的阻值，有利于整体存储器结构的电性表现。
[0069]接下来请参照图12，在完成前述源极端选择栅极(SGS)以及来源线(SL) 149的制作后，接着即是进行漏极端选择栅极(SGD)以及位线(BL)的制作。如同前述制作来源线149的步骤，在多层结构ML2上方的绝缘层143中形成多个接触洞，每一接触洞分别对应到一 U形管通道结构的右侧垂直通道。利用各接触洞进行一回蚀刻制作工艺，将最上层的金属层(即漏极端选择栅极)125a部位的通道层139与穿隧层137移除，并在选择栅极125a部位的通孔及其上方的接触洞中填入接触插塞151。接着，在绝缘层143上形成多位线(BL) 153，其中每一位线153与下方的一接触插塞151电连接，如此，即完成漏极端选择栅极(SOT)以及位线(BL)的制作。需注意，为清楚表达来源线149与接触插塞151之间的连结关系，图12中并未表示出多层结构ML上方的绝缘层143。如此，从来源线149传来的存储信号便可经由U形管通道结构传至对应的位线153，如图中的箭头所示。上述位线153的制作步骤可包含先形成一层导体材料层，如一金属层，之后再以光刻蚀刻制作工艺将该导体材料层图形化为多条位线153。在本发明其他实施例中，位线153也可与下方的来源线149重叠，两者间隔有一绝缘层。
[0070]在本发明较佳实施例中，支撑体结构119中的金属层125(金属控制栅)可自支撑体结构119向外延伸至两侧来进行接触(Contact)制作工艺。如图13所示，延伸至两侧的多层结构MLl或ML2会设计成阶梯状的叠层态样，其中，越下层的金属层125会比较上层的金属层125向外延伸至更外侧的位置处。如此，各金属层125上进行接触的区域将不会重叠，并可分别对应到一字符线161位置。以如此设置，多条平行排列的字符线161皆可分别通过一字符线插塞163来与多层结构MLl或ML2中的一金属层125电连接。需注意本实施例为了说明方便之故而将字符线插塞163周围的介电层隐去。在实际中，字符线插塞163是通过在该介电层中所形成的接触洞中填入金属材质而制成。
[0071]承上述实施例，由于本发明存储器结构中的控制栅极(即金属层125)是采用金属材料来制作，其于蚀刻制作工艺中具有较高的蚀刻选择比，故仅使用单道的蚀刻制作工艺就可在介电层中形成深浅不一的接触洞结构，进而达成上述本实施例中的阶梯状字符线接触态样，是为一高裕度、低制作成本的接触制作工艺。
[0072]以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
【权利要求】
1.一种立体垂直式存储器的制造方法，其步骤包含: 提供一基底，该基底具有一牺牲底层； 在该牺牲底层上形成由多个绝缘介层与多个牺牲介层所交替层叠而成的一多层结构； 将该多层结构分隔为一第一多层结构及一第二多层结构； 在该第一多层结构与该第二多层结构周围形成绝缘层包覆住该第一多层结构与该第二多层结构； 形成多个通孔分别从该第一多层结构与该第二多层结构的顶面贯穿至底面； 经由该些通孔移除该第一多层结构与该第二多层结构中的该些牺牲介层，以空出多个介层空间； 经由该些通孔在该些介层空间及该些通孔中形成金属层； 移除该些通孔中的金属层； 经由该些通孔移除该牺牲底层，以空出一底部空间；以及 在该些通孔及该底部空间中形成连通的通道结构。
2.如权利要求1所述的立体垂直式存储器的制造方法，其中形成该通道结构的步骤包含依序在该些通孔的侧壁上形成阻障层、穿隧层、及通道层。
3.如权利要求2所述的立体垂直式存储器的制造方法，其中该阻障层为一多晶硅层。
4.如权利要求2所述的立体垂直式存储器的制造方法，其中该穿隧层为一穿隧氧化层-存储层-穿隧氧化层的复合层结构。
5.如权利要求4所述的立体垂直式存储器的制造方法，其中该存储层的材质包含氮化硅(SiN)或氧化铝(Al2O3)。
6.如权利要求4所述的立体垂直式存储器的制造方法，其中该穿隧氧化层的材质为氧化硅(SiO2)。
7.如权利要求4所述的立体垂直式存储器的制造方法，其中该通道层为一η型或P型的多晶硅层。
8.如权利要求1所述的立体垂直式存储器的制造方法，其中该第一多层结构与该第二多层结构的最上层的该些介层空间中所形成的该金属层作为选择栅极，该第一多层结构上的选择栅极为源极端选择栅极，该第二多层结构上的选择栅极为漏极端选择栅极。
9.如权利要求8所述的立体垂直式存储器的制造方法，还包含在形成该通道结构后移除该些选择栅极部位的该些通孔中的部分该穿隧层及该通道层，以填入接触插塞。
10.如权利要求9所述的立体垂直式存储器的制造方法，还包含在填入该些接触插塞后在该第一多层结构与该第二多层结构上方分别形成一条来源线与多条位线，其中该来源线与该第一多层结构上的该些接触插塞电连接，每一该位线分别与该第二多层结构上的一该接触插塞电连接。
11.如权利要求10所述的立体垂直式存储器的制造方法，其中该来源线的材质包含钨、钛、钴、镍或是其合金等金属材质。
12.如权利要求10所述的立体垂直式存储器的制造方法，其中该位线的材质包含钨、钛、钴、镍或是其合金等金属材质。
13.如权利要求1所述的立体垂直式存储器的制造方法，其中该第一多层结构与该第二多层结构的最上层以外的该些介层空间中所形成的该些金属层作为控制栅极。
14.如权利要求1所述的立体垂直式存储器的制造方法，其中该些通孔是以反应性离子蚀刻制作工艺形成。
15.如权利要求1所述的立体垂直式存储器的制造方法，其中该牺牲介层或该牺牲底层是以采用热磷酸的湿蚀刻制作工艺来移除。
16.如权利要求1所述的立体垂直式存储器的制造方法，还包含将该些金属层延伸为阶梯状的叠层，以分别通过一字符线插塞与一字符线电连接。
17.如权利要求1所述的立体垂直式存储器的制造方法，其中该第一多层结构与该第二多层结构的最上层的牺牲介层厚度约为下方其余牺牲介层厚度的两到三倍。
【文档编号】H01L21/8247GK103545262SQ201210262579
【公开日】2014年1月29日 申请日期:2012年7月26日 优先权日:2012年7月11日
【发明者】林昭维, 陈辉煌, 陈志远 申请人:力晶科技股份有限公司