专利名称：具有穿过结合垫延伸的通路的堆叠式微电子组件的制作方法
具有穿过结合垫延伸的通路的堆叠式微电子组件相关申请的交叉引用
本申请要求申请日为2009年3月13日的美国临时专利申请No. 61/210，100的优先权， 其公开的内容以引用方式并入本文。
背景技术：
本申请的主题涉及封装的微电子元件及它们的制造方法，包括具有堆叠裸片的微电子组件。微电子芯片，如半导体芯片典型地为具有相对的，通常为平面的正面和背面，及在两平面间延伸的边缘的扁平体。芯片通常在正面具有触点，有时也称为垫或结合垫(bond pad)，与芯片内部的电路电连接。芯片典型地通过用适当的材料对其封闭而封装，以形成具有与芯片触点电连接的端子的微电子封装。封装可能会连接至检测设备以确定封装器件是否符合所需的性能标准。在进行检测时，封装可能连接至较大的电路如计算机或手机等电子产品内的电路，通过如焊接等适当的连接方法连接封装端子至印刷电路板(PCB)的适配结合垫。微电子封装可能在晶圆级(wafer level)被制造；亦即，封闭、端子及构成封装的其它特征在芯片或裸片仍在晶圆形式时进行制造。在裸片形成后，晶圆经历一系列的附加工艺步骤以在晶圆上形成封装结构，然后晶圆被切割为单独的封装裸片。晶圆级工艺可能为一种优选地制造方法，因为其可提供节约成本的优点，并且因为每个裸片封装的引脚可能制造为与裸片的大小同一，或近似同一，结果是连接有封装裸片的印刷电路板上的区域非常有效地利用。以这种方式封装的裸片通常称为晶圆级芯片尺寸封装或晶圆级芯片尺寸封装(WLCSP)。为节省安装封装裸片的基片上的附加空间，复数个芯片可通过垂直地堆叠而结合在一个封装内。堆叠中的每个裸片必须典型地设有电连接机构与堆叠中其它的一个或更多的裸片，或与安装堆叠的基片连接，或都连接。这样使得垂直堆叠的复数个裸片封装占用的基片上的表面区域比封装内所有芯片相加的总表面积小。
发明内容
根据本发明的一个方面，提供了堆叠式微电子组件，其包括每个都具有正面、正面上的结合垫和远离正面的背面，及在正面和背面间延伸的边缘的第一和第二微电子元件。 微电子元件可被堆叠为使得第一微电子元件的正面与第二微电子元件的正面或背面相邻。 微电子组件的面可覆盖第一和第二微电子元件中每个的表面。第一和第二微电子元件中每个都可包括沿该微电子元件的表面延伸的导体层。第一和第二微电子元件中至少一个可包括从背面向正面延伸的凹陷，及从凹陷穿过结合垫延伸并与结合垫电连接的导电通路，其中该至少一个微电子元件的导体层与通路电连接。复数个引脚可从第一和第二微电子元件的导体层延伸，组件的复数个端子可与引脚电连接。
典型地，导电通路包括衬在穿过结合垫延伸的孔内的导体层，其中在孔内导体层上覆盖有介电层。在一个实施例中，以金属垫的方向在结合垫内通路的整个区域是封闭的。根据一个或复数个特定实施例，引脚可延伸至组件的表面且端子可暴露于组件的表面。微电子组件可具有至少一个边缘面从表面向外延伸，每个边缘面沿第一和第二微电子元件的边缘延伸，且引脚沿至少一个边缘面延伸至组件的表面。在特定实施例中，微电子组件可具有穿过第一和第二微电子元件中至少一个的开口，引脚可沿至少一个开口的表面延伸。在一个实施例中，第一和第二微电子元件中每个都可包括凹陷和从其延伸穿过该微电子元件结合垫的导电通路，该微电子元件的导体层与该微电子元件的通路电连接。在特定实施例中，第一微电子元件包括凹陷和导电通路，该微电子元件的导体层与该微电子元件的通路电连接。在此实施例中，第二微电子元件的导体层可与其结合垫的表面电接触，其中该表面沿第二微电子元件的正面延伸。在特定实施例中，至少一个微电子元件的导体层沿凹陷表面与其共形地延伸，组件可进一步包括覆盖凹陷内导体层的介电层。在特定实施例中，微电子组件可进一步包括具有越过微电子元件边缘延伸的表面的介电层，其中导体层以第一方向沿介电层的表面越过边缘延伸。在一个实施例中，至少一个引脚可包括以第一方向延伸的部分，沿至少一个导体层的该部分延伸，引脚部分与导体层部分电接触。该至少一个引脚可为第一引脚，至少一个第二引脚可包括穿过引脚部分和导体层部分延伸的导电通路。在特定实施例中，凹陷可为第一凹陷，至少一个微电子元件的边缘可包括第二凹陷，其中导体层沿第二凹陷的表面延伸。导体层可进一步越过第二凹陷延伸至介电层的主表面上。在特定实施例中，微电子组件可进一步包括安装在第一微电子元件表面之上的透明盖，其中第一微电子元件包括与透明盖对齐的图像传感器。组件可进一步包括位于表面和盖之间的空腔，图像传感器与空腔对齐。可替代地，组件可包括安装在第一微电子元件表面上方的盖及位于正面和盖之间的空腔，其中第一微电子元件包括微机电系统(MEMS)器件与空腔对齐。在一个实施例中，裸片中凹陷的壁相对此裸片的正面取向垂直的角度(90° )。根据特定实施例，凹陷可为锥形，随着距背面间距离的增加而减小。在这种实施例中，凹陷的壁可相对背面的法线取向5度或更大的角度。在一个实施例中，壁可相对背面的法线取向小于或等于40度的角度。根据特定实施例，介电层可在凹陷内接触结合垫，导电通路可穿过介电层和结合垫延伸。通路的整个区域沿结合垫主表面的方向封闭在结合垫主表面的区域内。根据本发明的另一方面，提供了包括具有表面及其上导体垫的介电元件的微电子组件。微电子元件具有正面、在正面的金属垫，远离正面的背面，及从背面向正面延伸的凹陷，微电子元件可安装在介电元件上使得金属垫与导体垫相邻并对齐。导电通路穿过凹陷和金属垫延伸并与基片的导体垫电接触。在特定实施例中，介电元件的表面为第一面，介电元件可进一步包括远离第一面的第二面及位于第二面上与金属垫电连接的端子。
导电通路可进一步包括金属层，金属层可与暴露在穿过金属垫延伸的孔内的金属垫表面相符。在特定实施例中，微电子元件可为第一微电子元件，导电通路可为第一导电通路。 第一微电子元件可包括在正面和背面之间延伸的边缘，微电子组件可进一步包括在背面上方从导电通路向边缘延伸的导电元件。在此实施例中，微电子组件进一步包括具有正面、位于正面的第二金属垫和远离正面的背面的第二微电子元件，第二微电子元件邻近第一微电子元件的边缘安装在介电元件上。微电子组件可进一步包括与导电通路电连接的导电元件沿第一微电子元件的背面延伸并与第二金属垫电连接。可替代地，在微电子组件中，微电子元件可为第一微电子元件，导电通路可为第一导电通路。第一微电子元件可包括在正面和背面之间延伸的边缘，微电子组件可进一步包括在背面上方从导电通路向边缘延伸的导电元件。微电子组件可进一步包括具有正面、在正面上的第二金属垫和远离正面的背面的第二微电子元件，第二微电子元件包括从第二微电子元件的背面向正面延伸的第二凹陷。第二微电子元件可安装在第一微电子元件背面的上方使得第二金属垫面对导体垫。微电子组件可进一步包括穿过第二凹陷和第二金属垫延伸并与导体垫电连接的第二导电通路。所述微电子组件的边缘面可沿第一和第二微电子元件的边缘延伸。引脚可连接至沿边缘面延伸的导电元件。微电子组件可进一步包括暴露于远离导体垫的介电元件的表面的端子，端子与引脚电连接。在特定实施例中，微电子组件具有覆盖第一微电子元件的正面的第一面，覆盖第二微电子元件的背面的第二面，微电子组件进一步包括在第一和第二面之间延伸的开口， 及在开口内与导电元件电连接的导体。根据另一个实施例，提供了一种形成其内具有复数个堆叠的微电子元件的微电子组件的方法。该方法包括形成复数个子组件。每个子组件可经过一系列共同的步骤形成。 例如，微电子元件可连接至载体，使得暴露于微电子元件正面的复数个金属垫面对载体。可形成从微电子元件的背面向暴露于微电子元件正面的金属垫延伸的凹陷。可在背面上和凹陷内沉积介电层。可在凹陷内形成穿过介电层和穿过金属垫延伸的孔。可在孔内形成覆盖介电层且沿背面延伸的导体层，导体层与金属垫电连接。复数个子组件可至少大致对齐地堆叠，其中至少相邻的子组件之间的载体选择性地移除。然后可形成电连接至每个微电子元件导体层的弓I脚和端子。根据另一个实施例，提供了一种形成微电子封装的方法。这种方法可包括形成从微电子元件的背面向暴露在微电子元件正面的金属垫延伸的凹陷。介电层可形成在背面上和凹陷内。然后可在介电层上制作布线图覆盖背面。可形成穿过介电材料和穿过金属垫延伸的孔。导体层可形成为覆盖介电层且沿背面及孔内延伸，导体层与金属垫电连接。根据本发明的另一个实施例，提供了一种形成复数个微电子组件的方法。该方法可包括形成复数个子组件。每个子组件可经过一系列共同的步骤形成。例如，可在介电元件顶部安装复数个第一微电子元件，每个第一微电子元件具有与介电元件相邻的正面且复数个金属垫暴露于正面。可形成从第一微电子元件的背面向正面延伸的凹陷。可在第一微电子元件的边缘之间形成介电层，介电层延伸至第一微电子元件的背面上及凹陷内。可形成从凹陷穿过金属垫延伸的通孔。可形成在凹陷和通孔内并沿第一微电子元件背面向第一微电子元件边缘延伸的导电元件，导电元件在通孔内与金属垫电接触。复数个子组件至少大致对齐地堆叠，其中至少相邻子组件之间的载体被选择性移除。然后可形成与每个微电子元件的导体层电连接的引脚和端子。其上具有第一和第二微电子元件的介电元件可沿微电子元件的边缘切割为单独地堆叠式微电子组件，每个微电子组件包括电连接至其内第一和第二微电子元件的金属垫的端子。
当结合附图阅读下面几个说明实施例的描述时本文描述的器件和方法可被最好地理解，其中贯穿附图应用的相同的标号代表相同或近似的零件。附图不一定按比例，重点在于解释所描述实施例的原理。当下面几个说明实施例的描述与附图结合起来阅读时，本文描述的微电子器件的结构及其制造方法能得到最好的理解，其中贯穿附图应用的相同的标号代表相同或近似的零件。附图不一定按比例，重点在于解释实施例描述的结构及其制造原理。附图包括。图IA是复数个分离的裸片在一个包装内封装的裸片堆叠封装的简图。图IB是复数个分离的芯片尺寸封装的裸片以垂直堆叠方式连接在一起的堆叠式裸片封装的简图。图2是包含复数个堆叠裸片的裸片堆叠封装的第一实施例以封装的第一面(例如上表面)来观察时的透视图，图示出再分布层的第一种布局。图3是包含复数个堆叠裸片的裸片堆叠封装的第二实施例以封装的第一面(例如上表面)来观察时的透视图，图示出封装的下表面轻微地延伸。图4是包含复数个堆叠裸片的裸片堆叠封装的第三实施例以封装的第一面(例如上表面)来观察时的透视图，图示出再分布层的第二种布局。图5是裸片堆叠封装240的第四实施例以大致为平面的上表面241来观察时的平面图，图示出再分布层的第三种布局。图6是图5所示的裸片堆叠封装的当观察者直视封装边缘面时的侧面正视图。图7A是图3所示的裸片堆叠封装以图3中线A剖切的截面图。图7B是图3所示的堆叠封装内说明导电通路穿过结合垫延伸的平面视图。图7C是部分剖切透视图，图示出根据特定实施例凹陷及结合垫与外部端子连接的结构。图7D是截面视图，说明了图2、3和7A所示的实施例的变例，其中凹陷设置为半导体芯片边缘邻近的薄区域。图7E是平面视图，说明了根据图3所示的堆叠封装的特定实施例导电通路穿过结合垫延伸。图8图解地说明本文所述的裸片堆叠封装的制造流程的第一实施例。图9图解地说明本文所述的裸片堆叠封装的制造流程的第二实施例。图10A、10B、10C和IOD说明裸片堆叠封装的平面及截面视图，在每个裸片堆叠封装内相对封装的中心线包含三个具有不同面积和不同位置的裸片。图IlA和IlB是用于生产图2-7所示的裸片堆叠封装的基本制造子工序的流程图。图12A-D说明根据图IlA的子工序进行生产的过程中的各阶段。图13A-C说明根据图IlA的子工序进行生产的过程中的各阶段。图14A-D说明根据图IlB的子工序进行生产的过程中的各阶段。图15A-C说明根据图IlB的子工序进行生产的过程中的各阶段。图16是不具有支撑板的图2所示类型的单个的裸片堆叠封装的截面图。图17是图3所示类型的单个的裸片堆叠封装的截面图，但包含在部分裸片区域上方的空腔的微电子元件作为堆叠的第一层。图18A、18B、18C和18D图解说明了进一步的实施例，其中在裸片堆叠层和再分布层内的微电子元件可相对支撑板出现在不同的方位。图19A-D显示了扩展μ RT触点应用于在两个或更多具有导电性的平面间制造电通道的四种变化。图20Α至20Η说明了制造具有复数个裸片堆叠于其内的微电子封装的晶圆级流程中的各阶段。图201是说明特定实施例中形成微电子封装的过程中凹陷形成的截面图。图21Α-21Ε是说明制造根据特定实施例的微电子封装的流程的截面图。图22A-22C是说明图2IA-E所示流程的变例的截面图。图23A-C是说明根据特定的实施例的其内包含复数个堆叠的裸片的微电子封装的制造流程的截面图。图24Α是说明图23A-C所示流程的变例的截面图。图24Β是与图24Α截面图对应的平面视图。图25A-C是根据特定的实施例，多裸片封装及含有多套裸片用于制造多裸片封装的晶圆的截面图和对应的平面视图。图^A-H是说明根据特定实施例制造微电子封装的各阶段的截面图。
具体实施例方式在本文中应用的，“暴露在”介电元件表面的触点、结合垫或其它导电元件可与该表面平齐；相对该表面凹陷；或从该表面上突起，只要触点、结合垫或其它导电元件可被以垂直于该表面的方向向该表面移动的理论点触及即可。为清楚表达起见，结合垫106显示为在基片102的表面上方可见，但结合垫也可能与该表面平齐甚至低于该表面。本文描述的实施例为裸片堆叠封装的示例。本文应用的， “裸片堆叠封装”是指在封装内包含复数个微电子元件(例如半导体芯片或裸片)的单个的微电子封装。这是相对于本文定义为单独地封装的微电子元件的堆叠的“堆叠式裸片封装” 而言的。“堆叠式裸片封装”是包括复数个包含微电子元件的单独的封装在堆叠中连接在一起的组件，其中至少一个封装的微电子元件的外部端子与至少一个其它的封装的微电子元件电连接。图IA和IB图示了裸片堆叠封装和堆叠式裸片封装间的不同。需注意的是如单个裸片之间及微电子封装与其它封装或基片之间的电连接等的细节因解释的目的而省略。在图IA中，裸片堆叠封装100为包含在单一外壳104内的示例的三个裸片101、102和103 —个位于另一个上方垂直放置的单个实体。裸片堆叠封装可具有作为整体保护微电子元件的密封材料或其它结构，典型地具有暴露在封装外部的端子组(未示出)通过其封装内的微电子元件建立电连接。图IA中示出的三个裸片的示例并没有意图以任何方式限制，更少或更多的裸片都可以此种方式堆叠。图IB图示了堆叠式裸片封装150，即包含复数个堆叠及电连接的封装的组件，由三个分离的芯片尺寸封装110、120和130构成。每个分离的芯片尺寸封装由单一外壳152 包围。在图IB中，芯片尺寸封装120显示出堆叠且通过材料151粘贴至芯片尺寸封装130 上，芯片尺寸封装110显示出堆叠且通过材料151粘贴至芯片尺寸封装120上，共同地形成单独封装的组件以形成堆叠式裸片封装150。从图IB可以看出，任何数量的分离的芯片尺寸封装都可以此种方式堆叠。在图IB中，每个分离的芯片尺寸封装110、120和130恰好分别包含单个的裸片111、121和131，但本文应用的术语堆叠式裸片封装并不限于这种布置， 每个分离的芯片尺寸封装110、120和130还可包含复数个裸片，例如像裸片堆叠封装100 这样。选择裸片堆叠封装或堆叠式裸片封装需考虑到各种实际的产品和设计因素。裸片堆叠封装100 (图1A)可形成形体更紧凑的元件，因为形成封装外壳应用的材料较少。当每个分离的芯片尺寸封装包含单个裸片时，堆叠式裸片封装150 (图1B)可提供更高的功能生产率，因为在提交已检测的封装至堆叠前每个裸片可作为功能裸片(此概念是指“已知好的裸片)被充分地检测。裸片堆叠封装实施例
图2为裸片堆叠封装200的第一实施例相对本文称为上表面201的第一表面来看时的透视图。裸片堆叠封装200具有相对的大致为平面的上表面201和下表面202 ；在此图中， 下表面202不可见。边缘面206在上下表面201、202之间延伸。边缘面206中至少一些可在上下表面之间以倾斜的角度延伸使得上表面201可具有比下表面202小的面积。在一个实施例中，相对于下表面的垂线的倾斜角度可为30度左右。在特定实施例中，此角度范围可为5到40度。当需要时此角度可更小或更大，直至达到相对于上述垂线形成0度及89. 9 度的物理极限。裸片堆叠封装200的尺寸可由封装内的容纳物确定(即裸片堆叠的数量、每个堆叠裸片的高度等)，从而可能变化很大。在一个实施例中，在侧面上的封装尺寸，即边缘面 206与封装200下表面202相交的长度可为几至几十毫米。在一个实施例中，裸片堆叠封装 200的高度h从小于1毫米至几毫米，使封装200具有板的高宽比。裸片堆叠封装200具有电连接至其它元器件的能力。在图2所示的实施例中，与其它元器件的电连接可通过在上表面201上的球栅阵列(BGA)接口 203形成。如图2所示， BGA接口可包含暴露在封装200表面的焊接剂的部分球体205的阵列。通过适当工艺其可同时地物理附接和电连接电子元器件如裸片堆叠封装200的BGA接口的球体至印刷电路板、另一基片或元器件顶上相对应的端子。裸片堆叠封装200的其它实施例在此没有示出， 对本领域技术人员来说放置BGA接口 203可应用变换的其它连接方案是显而易见的，如引线接合和TAB (卷带自动接合)。如图2所示，BGA接口 203可通过包括导电元件或导电迹线204的再分布层 (redistribution layer, RDL)连接至封装的其它部分。迹线204可从在BGA焊接剂球体下面并与其对齐的端子(未示出)沿上表面201延伸至边缘即封装的边缘面206上。在特定例子中，迹线204具有较高的宽高比，即每个迹线典型地具有比迹线的高出上表面201延伸的厚度大得多的长度208和宽度209。尽管图2中迹线204显示为直导电区域的相对均勻的布线图，迹线也可显示为不太均勻的布线图且甚至可以具有蜿蜒的外形。图3是裸片堆叠封装220第二实施例的透视图。裸片堆叠封装220具有大致为平面的上表面221和底部支撑结构228 ；底部支撑结构2 具有与上表面221相对的下表面 222。图3示出了从上表面221来看时的裸片堆叠封装220。在图3所示的实施例中，底部支撑结构2 稍超出边缘面206延伸。迹线204延伸至底部支撑结构228的稍过边缘面 206延伸的上表面210上。图4为裸片堆叠封装230第三实施例的透视图。如图4所示从上表面231来看时， 裸片堆叠封装230具有相对的大致为平面的上表面231和下表面232。BGA接口 233在上表面231上是可见的。尽管图2和3中RDL的迹线204显示出直导电区域的相对均勻的布线图，RDL也可显示为不太均勻的布线图甚至具有蜿蜒的外形。图4图示了 RDL的一个示例，相对显示在封装230上表面231的布线图其外观为不对称的，从而一些迹线234比另外的迹线长且迹线的布线图可能在封装的所有边缘面236上不都相同。图5是裸片堆叠封装240第四实施例从大致为平面的上表面241来看时的平面图。裸片堆叠封装240的相对的下表面在图5中不可见。图5中的RDL 244说明了再分布层的一个示例，相对显示在封装MO的上表面241上和边缘面246、247上的布线图其外观为对称的。图6是向图5中裸片堆叠封装MO的边缘面247看时的平面图。图6显示出上表面Ml的面积小于下表面对2。如图5-6所示，上下表面241、242通过相对其以倾斜角度延伸的平的边缘面247连接。BGA接口 243在裸片堆叠封装240的上表面241上是可见的，RDL的迹线244在封装边缘面247上是可见的。图7A是图3中裸片堆叠封装220以图3中的线A进行剖切的剖视图。需注意的是剖视7A不必具有与图3相同的比例；剖视7A的一些结构可能会相对图中的其它结构显示为更大些以更清晰地显示裸片堆叠封装220的内部特征。底部支撑结构2 形成封装220的基底。如图3所示，裸片堆叠封装220的外部可能不会显示出在封装内堆叠的裸片的数量。在剖切立视7A所示的实施例中，三个裸片101、102和103以“面向下” 的方向堆叠。也就是说，每个裸片的附着有结合垫603和604或裸片的其它金属垫的表面设置为最接近支撑板228。需注意的是在图7A所示的实施例中，在封装220的每层上的单个裸片显示为三个不同的断面或部分，通过使用同一的交叉剖线来标示。这种断开的裸片结构将在下文详细说明。第一裸片101显示为通过介电材料602附着在底部支撑板2 上；介电材料602 包围第一裸片101且允许第二裸片102和第三裸片103类似地一个在另一个之上方以垂直方向堆叠和附着。第二裸片102的正面606可与第一裸片101的背面608相邻，第三裸片 103的正面606可与第二裸片102的背面608相邻。如剖视7A所示，结合垫或其它金属垫603和604暴露在第一、第二和第三裸片101、102和103中每个的正面606上。每个相对应裸片的金属垫603和604可与微电子器件如半导体器件电连接。凹陷618可从裸片101、102、103的背面608向正面606延伸。凹陷形状的示例为 仅举几例，如圆柱体、截头圆锥体或角锥体。凹陷的壁622可取正面606的法线方向，或可取向为以角度621远离法线。在一个实施例中，凹陷618的壁622可相对背面的法线取约 5度或更大的角度621。在一个实施例中，壁可以相对背面的法线取小于或等于40度的角度。凹陷618可设置为使得特定裸片的每个凹陷与此裸片的单个的结合垫对齐。除非另有规定，声明本文应用的，一个元件与此元件下面的另一个元件“对齐”意味着两个元件“至少大致对齐”使得以垂直于该一个元件的表面的方向至少有一条线穿过该一个元件和下面的元件。在特定实施例中，每个凹陷可形成为使得在正面606的所在平面横向上凹陷的宽度为均勻的。在一个实施例中，凹陷的壁622可为垂直的，即，沿裸片正面606的法线方向607。可替代地，如图7A所示，凹陷可为锥形，随着与背面间距离的增加而变窄。因此，如图7A所示，凹陷618在背面608上的宽度可比凹陷邻近结合垫604处的宽度630大很多。可以从图中看出，金属垫603和604的一部分被移除且导电通路605穿过结合垫， 即，完全穿过结合垫的厚度。声明在本文中使用的微电子元件的导电通路“穿过结合垫”或 “穿过金属垫”延伸应当指通路的金属材料从该垫背面至该垫正面完全穿过此结合垫或金属垫的厚度而延伸。除非本文另有描述，微电子元件结合垫或金属垫的至少一部分具有以远离该微电子元件表面的方向延伸的厚度并具有以方向6 沿该表面延伸的横向尺寸，典型地横向尺寸实际上大于厚度。每个导电通路605典型地与结合垫604的表面640直接接触，该表面被穿过结合垫的厚度而延伸的孔暴露。导电通路与导体层610如包括或本质上由金属组成的层电连接，该层沿凹陷的壁622延伸且与通过介电层623与该壁绝缘。典型地，介电层623相对较薄，且可沿每个裸片的凹陷的壁622共形地延伸并至背面608上。导体层可进一步与导电迹线635连接，导电迹线635沿每个裸片背面608及沿从裸片边缘620向外延伸的介电层 636的表面634延伸。在裸片堆叠封装或组件220的表面，复数个引脚，如RDL的迹线224，可沿封装220 的倾斜边缘面206延伸至封装上表面221，并延伸至在该表面221上暴露的端子616，BGA 接口 203的焊接剂球或凸点可附着在该端子上。边缘面206可沿封装内裸片的边缘620延伸。裸片堆叠封装220的内部有包括导电迹线610的导体层，其在封装220外部的引脚2M 与分别的结合垫603和604之间提供了导电通路。迹线610被指示为在封装220内的厚厚的黑线。几个迹线610可与单个外部引脚2 连接，或每个外部引脚2 只有一个迹线610 与其连接。图7A中的圆612示出了迹线610与再分布层2M连接的电接头614。电接头 614可被称为“边缘连接”因为与再分布层2M接触的是迹线610的截面或边缘。电接头 614也可被称为“T触点”接头因为可以看出在圆612内迹线610的部分和引脚2M —起形成字母T的形状。进一步可从图7A中看出，在每个裸片的正面606上的金属垫603、604和延伸至裸片背面608上的导体层的迹线610之间形成电连接。如上所述，且如剖视7A中所示，导电通路605可分别穿过金属垫603和604延伸。这使在剖视7A内显示出金属垫603、 604分离为两部分，在剖视图中两部分之间的部分显示为具有大致长方形的外形。进一步可从相对应的平面7B中看出，导电通路625可在金属垫604的区域内完全封闭。另外图 7B还示出了位于导电通路横向外部的介电层623。
每个裸片包括从裸片背面608向正面606延伸的凹陷618。导体层，如迹线610， 连接至导电通路并沿凹陷的壁622及沿裸片的背面608向裸片边缘620延伸。凹陷618、导电通路605及与其连接的导体层610的布置及其制造如下文所述，导体层610在特定裸片正面上的结合垫和背面的导体层之间提供电连接。在裸片堆叠封装220制造过程中，在下文将详细描述，凹陷可通过从背面608去除半导体材料的各种方法形成。凹陷可暴露金属垫603或604的主表面624的一部分，该部分通常是不暴露的因为它向内面向裸片的内部。然而，在特定实施例中，作为形成凹陷的结果，金属垫的表面拟4可能不暴露。凹陷可具有以裸片正面606延伸的方向延伸的基底626。 在该方向6 上基底626的宽度630可比在相同方向6 上导电通路605的宽度632大。开口或“空穴”可通过如钻孔等制出，其穿过单个裸片上的每个结合垫603和604 的全部厚度并伸入相邻于正面的介电层602 —段距离。然后金属层可通过以一方向施加的工艺从背面608沉积以形成导电通路605。在特定实施例中，与通路605连接的迹线610可通过同一个沉积过程同时形成。在这种情况下，形成与结合垫603或604接触的通路605 及在制造过程中沉积在空穴的金属层的部分可被视为触点605。在一个实施例中，如图7A所示，金属层可从通路605沿凹陷618的表面622共形地延伸。介电层602可在凹陷618内覆盖导体层610。另外，介电层可具有超过裸片的边缘 620延伸的表面634。在这种情况下，导体层610可以方向6 沿介电层634的表面延伸超过裸片的边缘620。触点605无需具有如剖视7A所示的大致为长方形的外形，在制造过程中产生的空穴的形状将根据应用的穿透结合垫的技术而定。在一些实施例中，触点605可为径向对称的上文描述的类型中的“T触点”，当应用该实施例时，本文中称为“微RT触点”或“ μ RT 触点”。触点605可在裸片堆叠封装220的每个结合垫上制成；当具有迹线610时，不是所有的触点605的实例都在图7Α中的用标号标出。在一个实施例中，裸片内的凹陷619(图7C)可作为沟槽以进入和离开图7Α所表示的图形所在平面的方向延伸。在该实施例中，同一裸片的复数个结合垫603可在该裸片上同一凹陷619内对齐。在特定实施例中，如图7D所示，裸片的凹陷形成为裸片101’的半导体区域的与结合垫604对齐的薄部619 ’，其中半导体区域的薄部延伸至裸片的边缘620。在上述实施例的特定变例中，穿过裸片上的不止一个金属垫613的至少部分区域延伸的导电通路640 (图7E)可用于金属垫与延伸至组件的其它位置的迹线电连接。在一个示例中，这种导电通路640可应用于把垫613电连接在一起以分配电力或接地至组件的其它位置。裸片堆叠封装的制造方法
如图8所示，在一个实施例中，制造流程800通过制成两个或更多裸片801的垂直组件，其中每个裸片包括暴露在其外部的导电元件如迹线等，并提供包装812及连接裸片至最终封装的端子814的电传导元件816来制造裸片堆叠封装820。图9是晶圆级封装(WLP)工艺900的简化图解说明。本文中应用的，晶圆级封装 (WLP)是一种芯片尺寸封装(CSP)技术，其中封装微电子元件的步骤同时进行，复数个微电子元件801在晶圆或部分晶圆的形式内例如在切割通道904处连接在一起。预先已从晶圆切除的复数个微电子元件801，用材料如粘接剂，在每个微电子元件的边缘904使复数个微
14电子元件801连接在一起形成重组晶圆(reconstituted wafer),以使微电子元件保持其位置，晶圆级封装也可指对这种微电子元件同时进行封装。进一步如图9所示，两个或更多具有裸片801的晶圆910、911和912中每个单独的具有裸片的晶圆每个都经历为在多层晶圆堆叠930内对齐和堆叠而准备每个晶圆的制造工艺。例如，每个晶圆被压缩并在仍为晶圆形式时配置端子。沿切割通道904的方向切割多层晶圆堆叠930以分离为单独的封装820，每个封装可被材料812完全封装并配置有导电元件拟4及外部电传导接口，举例，如球栅阵列803，以连接封装820至其它元器件或至基片如PCB基片。在图9所示的晶圆级封装实施例中，每层内的裸片有效地限制以使所有都具有同样的形状；它们的面尺寸及排列间距必须实质上与将要被堆叠的晶圆上的其它裸片的每个面积和尺寸完全相匹配。另外，每个晶圆上工作裸片的生产率可能变化，如果每个封装820 中的一个裸片不工作，全部工作裸片堆叠封装820的总生产率可能会不可接受的低。当数个晶圆的裸片堆叠其中每层具有一个特定生产率时，元器件生产率为最终生产率。数学表达式
最终生产率=生产率(1层)X生产率(2层)X生产率(3层)…X生产率(N层) 例如，如果三层堆叠中第一层的生产率为60%，第二层的生产率为90%，第三层的生产率为98%，则最终生产率将为52%，这可能在经济上不可行。然而，如果三层堆叠中每层具有 98%的生产率，最终生产率则为比较可以接受的94%。利用重组晶圆制造裸片堆叠封装
确保制造工艺生产出的裸片堆叠封装生产率高的一条途径为，由经过等级检验并认为是好裸片的单个裸片建造晶圆堆叠中的每个晶圆层。在单独检验前或后，识别为好的裸片可从它们的原始晶圆中分离，差的、不工作的裸片可废弃。然后，识别为好的裸片再组装至类似晶圆的基片上以利用晶圆级组装工艺，如图9中的制造流程。其上以阵列格式安装识别为好的裸片的类似晶圆的基片称为重组晶圆。在制造如附图所示的封装200 (图2),220 (图3),230 (图4)和240 (图5-6)中任一个裸片堆叠封装时，支撑识别为好的裸片阵列组合的类似晶圆的基片可还用作基底层， 如作为图3和7中的底部支撑结构228。典型地，基底层或支撑板的外形与半导体晶圆的外部尺寸相匹配从而它可以容易地被用含裸片晶圆来进行晶圆级封装工艺的设备处理，如下文所述。在一个实施例中，适合用作支撑板的零件可为一个再生的具有与含裸片晶圆相同尺寸(如200mm或300mm)的硅晶圆。可替代地，在一个实施例中，基底层可由本质材料为如玻璃、石英或其它无机介电材料组成，其具有相对低的热膨胀系数及相对高的杨氏模量，从而在制造过程中基底层相对含裸片晶圆保持尺寸稳定，同时提供电绝缘。典型地，基底层的厚度将为750微米左右(也可简称为微米或“μ m”)。如下文中将说明的，支撑板可保持为最终裸片堆叠封装的永久部分(参见如图3和7中的裸片堆叠封装220)或去除及回收。在下面将描述的实施例中，当裸片堆叠封装内的每个裸片层用一定数量的与基底层连接的单独的裸片建造时，相对于裸片保持连接一起的未切割的晶圆形式进行封装工艺的其它方法可具有优点。首先是裸片间的间距可增加以适合封装过程。通常，在晶圆上裸片尽可能近的放置在一起以最大限度地提高每个晶圆的容量。因为晶圆生产成本为固定的， 增加每个晶圆上的裸片的数量可降低每个裸片的单位成本。然而，如果裸片放置得太近，则需要许多工艺来压缩裸片且设置的封装端子可能会无法有效地应用。当应用单独的裸片建造裸片堆叠封装时，支撑板允许裸片间的间距为用于裸片制造的最大且同时设置为方便封装过程的值。例如，在未切割的晶圆内，裸片间的切割通道设置为裸片至裸片的间距，典型地为50μπι或更小。然而，当裸片从原来的晶圆上先切割然后连接至支撑板时，例如，邻近裸片之间的距离的范围可为100-300 μ m。应用单独的裸片连接至支撑板建造裸片堆叠封装的每层的另一个优点在于最终封装至裸片堆叠封装内的单独的裸片可从多种不同的资源获得；也就是说，单独的裸片可从不同的晶圆、不同的供应商甚至来自于具有不同尺寸的晶圆而获得。为降低裸片单位成本半导体制造商尝试应用最大可能尺寸的晶圆。然而能处理的超大型半导体晶圆的晶圆级封装设备可能不存在或过于昂贵。通过用单独的裸片建造裸片堆叠封装的每一层，原来裸片出自的半导体晶圆的尺寸和厚度与用于晶圆极封装工艺的支撑板的尺寸及与裸片堆叠封装内每层的厚度是分离的。因此，例如，支撑板可具有小于原始晶圆的尺寸。而且，支撑板甚至可为长方形，从而，在一个实施例中，裸片可布置为每行具有相同数量裸片的阵列。应用单独的裸片建造裸片堆叠封装的每层的又一个优点在于，这种制造方法提供了每层内裸片的尺寸及每层内裸片的相对位置的灵活性。这种裸片尺寸和位置灵活性的优点在图10A、10BU0C和IOD中图示说明。返回参照图1A，裸片101、102和103显示出具有相同的尺寸且以中心线108为中心在封装100内彼此相对。图IOA图示说明了裸片堆叠封装720内的裸片701、702和703的平面区域尺寸彼此不同；在图IOA中，裸片701、702和 703以裸片平面中心线708为中心。图IOB是图IOA中裸片701、702和703相对尺寸和方向的平面视图。图IOC图示说明了裸片堆叠封装730内裸片711、712和713的平面区域尺寸彼此不同，在图IOC中裸片711、712和713不以裸片平面中心线708为中心。图IOD为图IOC中裸片711、712和713相对尺寸和方向的平面视图。因为裸片712比裸片713大， 在此视图中713完全被掩盖而在712内用虚线指代。应用重组晶圆制造裸片堆叠封装实施例的方法
图IlA和IlB是用于生产图2-7中裸片堆叠封装200、220、230和240的基本制造子工序的流程图1000。图IlA和IlB所示的制造流程可作为晶圆级封装(WLP)工艺实施。图 IlA和IlB所示的制造流程在此结合图12至15来描述。参照图IlA和图12A-D，裸片堆叠封装的制造流程1000以子工序1010至1030建造第一重组晶圆开始。在子工序1010中，其上将建造单独裸片阵列组成的重组晶圆的适当的支撑板1210 (图12A)已获得并准备好。在子工序1020中支撑板的区域被已检测的裸片1230的平面阵列(也称为裸片层)排满，其中已检测的裸片1230以面向下的方向(图 12B-C)，具有结合垫1214的裸片正面朝着支撑板，应用任一数量的技术放置裸片至裸片阵列中适当的位置以使裸片与支撑板连接。利用市售的薄膜或液体粘合剂许多众所周知且已理解的方法适合于这种目的，子工序1016是一种应用裸片粘接粘合剂1212的代表技术。参照图12C，在子工序1020中粘附裸片层后，在子工序10 中在裸片层的微电子元件1230上施加介电层1240，填充微电子元件1230间的区域；介电层1240也可覆盖微电子元件1230的背面1232。介电层可包括一种或多种无机介电材料如氧化物、氮化物，可包括二氧化硅、氮化硅或其它硅的介电化合物如SiCOH，除此以外，或可包括有机介电化合物， 其中有各种聚合物如环氧树脂、聚酰亚氨及其它。如图13A所示，每个微电子元件的厚度可在随后的子工序1030中通过从每个微电子元件的背面1232打磨、研磨或抛光该结构来缩减。在一个实施例中，厚度缩减至50-100微米。子工序1030生产变薄的重组晶圆结构
1邪0。现在继续参照图i:3B-D，子工序1034形成从裸片的背面1216向正面1218延伸的凹陷1252 (图13B)。凹陷1252可以是锥形的，从而它们在背面1216上的宽度大于邻近正面的凹陷位置处的宽度。凹陷可完全穿过变薄的重组晶圆结构1250 (图13A)的裸片的硅部分延伸。应用任何适当的钻孔技术，在结构1250内每个微电子元件的结合垫的位置打开通路1252且深度为到达结合垫。子工序1034生产重组晶圆结构12M (图13B)。在子工序1050中，介电层1258 (图13C)施加在重组晶圆结构12M之上，其可共形地覆盖包括凹陷内表面的微电子元件以生产结构1256。在子工序IOM中，空穴1262如盲孔通过穿过结构1256的单独的微电子元件的结合垫钻孔而形成。激光钻孔为用于形成空穴1262的一种适当的技术。子工序IOM生产重组晶圆结构1260 (图14A)。现在参照图IlB和图14A-D，在其内所示的子工序中，可在空穴1沈2、凹陷1252内的暴露表面上及覆盖背面1216形成金属层1262 (图14B)以形成图示的结构1266。通过这种工艺，形成的金属层1262可包括在空穴内的导电通路和从每个导电通路沿凹陷的表面延伸至覆盖每个裸片背面的位置的迹线。金属层可认为是一个上文描述并在子工序1060 中标示的“再分布层”；它提供了结合垫和覆盖背面的迹线之间的导电连接。金属层可形成为，例如，通过如溅射或化学镀形成导电籽晶层，然后在籽晶层上照相平版印刷制作布线图，然后在导电籽晶层上电镀金属层。籽晶层在电镀步骤中可作为电公共层。金属层1262形成后，介电层1272 (图14C)可被沉积以覆盖其上具有金属层的裸片，以形成结构1270。然后，如子工序1070指示(图11B)，另一层裸片可布置在介电层1272 上并通过裸片粘接粘合剂与其连接，然后可重复进行子工序1026、1030、1034、1050、1054、 1060,1066 (图11A-B)以其上形成第二子结构1284 (图14D)，除了第二子结构的裸片与已完成结构的介电层1272连接而不是与支撑板1210连接以外，第二子结构可与已完成结构 1270相同。用这种方法，形成了包含复数个在边缘连接一起的裸片且上层裸片1284的正面 1218面对下层裸片的背面1216的方式垂直堆叠的堆叠组件1280。在特定实施例中，一个或复数个具有凹陷和导电通路及其上各层的裸片附加层(未示出)可通过上述的子工序形成。随后，如图15A所示，在子工序1076 (图11A-B)中，可以向下的方向远离堆叠组件 1280的介电层1272的上表面1284沿裸片的边缘1222延伸而形成复数个锥形槽，即，沟。 沟也可以横向方向沿支撑板的表面1211延伸。在一个实施例中，沟1282可使一个垂直堆叠1288A的所有裸片与另一个垂直堆叠1288B的所有裸片完全分离。沟可为锥形从而每个沟的宽度1286以向支撑板1210延伸的向下的方向变小。在一个实施例中，沟可通过一种切割子工序形成，如应用锯子以在邻近裸片的边缘1222之间形成斜沟。每个裸片连接至结合垫的迹线可暴露在沟的内表面12M。然后，进一步参照图15B，在进一步的子工序1080 (图11A-B)中，可形成与暴露的迹线1262电连接的RDL的导电引脚。引脚可通过如，包括电镀的工艺形成，该工艺与形成导电通路和连接至每个裸片的导电迹线的工艺类似。在一个实施例中，应用三维平版印刷工艺形成引脚1四0，例如美国专利US5716759中描述的，其公开的内容通过引用而引入本文。引脚1290可延伸至每个组件的表面1292上，且可与暴露在该表面的端子1294电连接。随后，在子工序1084 (图11A-B)中，焊接凸点或球可连接至端子1294以形成BGA接口 1280 (图15C)，以连接堆叠组件的端子至另一元件，如，电路板。然后，在随后的子工序1090 (图11A-B)中，单独的堆叠组件可被相互分割，如通过切割，以形成堆叠组件，如图16中所示的裸片堆叠封装1600。在上述实施例的一个变例中，可进行子工序1至9 (图11A-B)以提供单独的子组件，每个子组件包含支撑板、其上的裸片层及导电通路、其上的再分布层，如上文所述。子组件可随后被堆叠及连接在一起，其中在邻近子组件之间的支撑板选择性地移除。其后，可进行子工序12至15 (图11A-B)以制造复数个如图7A所示并在上文描述的微电子组件。具有空腔裸片的裸片堆叠封装实施例
图17是裸片堆叠封装1700的一个实施例的剖视图，其中裸片堆叠封装1700内最接近支撑板1710的微电子元件1701放置为与空腔1720相邻。在支持微机电系统(“MEMs”)器件举例如，加速器或表面声波(“SAW”)过滤器的功能时可能需要空腔。许多类型的MEMS器件因为它们的功能、性能、寿命或组装的原因需要在裸片区域的上部具有密封的气体或真空腔。根据已知用于这种器件的实践，空腔可抽真空或填充气体或液体。另一种类型的微电子器件，举例如，固态图像传感器可因为允许图像聚焦在图像传感器表面上的原因而需要空腔。当裸片1701是固态传感器时，支撑板优选地为硼酸硅盐玻璃，硼酸硅盐玻璃为透明的且具有与裸片材料相近的匹配的热膨胀系数。玻璃晶圆典型地具有100至300微米的厚度范围，但是也可薄至25微米或可为几毫米的厚度。考虑到图像传感器的光学性能时可选择玻璃。与制造MEMS器件相关的特定技术在现有技术中是众所周知的，在此省略对其的描述。参照上述的图IlA和IlB的制造流程1000，当微电子元件1701是第一裸片层时流程 1000与上述有所变化。微电子元件1701的阵列通过裸片连接材料附接至支撑板1710 ；通过侧壁材料1730防止裸片连接材料1702覆盖裸片的整个表面区域，使每个裸片的正面区域留有空腔1720。具有各种裸片方向的裸片堆叠封装实施例
图18A、18B、18C和18D图示说明了进一步的实施例，其中裸片堆叠层内的微电子元件可以不同的方向安装，且其中再分布层出现在裸片堆叠封内的不同位置。在图18A、18B、18C 和18D的每个中，支撑板(如图12中的支撑板1210)未在图中示出但是其可假定为在图内所示的结构下方。图18A所示的裸片1801以面向下的方向从而裸片正面上的结合垫1803朝着支撑板。RDL1804在裸片的背面1802上。图18B显示出裸片1810相对支撑板也以面向下的方向；RDL层1814在裸片1810的正面1811上。图18C显示裸片以面向上的方向，其RDL位于裸片的底面上。图18D显示裸片以面向上的方面，其RDL位于裸片的正面。当需要时，裸片可同时具有正面再分布层及连接至背面的μ RT触点。再分布层实施例
到目前为止，RDL已显示在其中一个RDL与堆叠中每层裸片相联系的布局中。在堆叠中其它层内需要RDL是可能的。这些可为不与裸片层联系的单独结构，或一个裸片层可具有几个RDL。在包含复数个RDL的半导体器件封装内，在它们之间进行连接是可能的。图19A、 19B、19C和19D显示了几个进一步的该结构的实施例，通过应用μ RT触点可形成复数个层上的布线痕迹、结合垫和结合垫之间的直接接触。在图19Α中，通常只穿过一个RDL1904延伸的μ RT触点1901的近平行侧部，显示出延伸至穿过第二个RDL1902。在图19Β中，μ RT触点的近平行侧部穿第一个RDL延伸， 但终止在第二个RDL的表面上，在界面1903上与其连接。在图19C中，显示出两个RDL层在界面1904连接，两个RDL都被μ RT触点穿过。图19D显示出具有扩大部分的μ RT触点，包括近平行侧部1901和其向上斜倾表面的连续部1905。近平行侧部1901通过穿透与 RDL1904连接同时μ RT触点的倾斜连续部与其它RDL1906、1907和1908交叉，在交叉部形成T型触点。在图19Α中，扩展的μ RT触点通过穿透两层的厚度而与两层连接。在图19Β中， 扩展的μ RT触点通过穿透上层且终止第二层上而与两层连接。在图19C中，扩展的yRT 触点穿透aiellcase公司L型触点的厚度，L型触点是一层附加至另一层之间的连接器。图 19D显示出在μ RT触点上方有数层与再分布层(RDL)连接。其它实施例
现在参照图20Α-20Η，在上述流程(图11Α-16)的变例中，从保持为边缘2002处连接在一起的完整的晶圆形式或完整晶圆的一部分的复数个裸片开始流程，裸片为如硅或其它材料，其中晶圆的切割通道2004在相邻裸片2001的边缘2002之间延伸。然后把晶圆附接至支撑板或永久载体2010上，例如通过粘合剂，且在晶圆的正面2006上的结合垫2003与支撑板相邻。然后，晶圆2000通过抛光或研磨或其它工艺从其背面2008变薄，如2020所示。其后，如2022所示，凹陷20 ,20 形成为从晶圆背面2008向正面2006延伸。凹陷20 形成为与晶圆的结合垫2003对齐。另外，其它的凹陷20 可形成为与晶圆的切割通道2004对齐。在图20C中可见，并如图201特别地显示，凹陷20M可完全穿透晶圆的部分2030 的厚度延伸，晶圆实质上由作为晶圆主体半导体区域的单晶半导体材料组成。凹陷20M可具有暴露覆盖结合垫的介电层2034的表面2032的内表面。凹陷20 可通过蚀刻、钻孔⑶口激光烧蚀或机械钻孔)或其它方法去除晶圆的半导体材料直到露出介电层2034的表面。然后蚀刻过程即可停止。在一个实施例中，去除过程可在露出介电层的表面2032时停止。在特定的实施例中，去除过程可通过蚀刻工艺进行，进行的蚀刻工艺可根据构成介电层2034、 结合垫2003或二者的材料选择。此工艺也可应用于前述及下文将描述的任意实施例。凹陷20 典型地与凹陷20M —起形成，并可具有类似的结构，除了凹陷20 无需与结合垫对齐之外。凹陷20 也可完全穿过晶圆的单晶半导体部分的厚度延伸。在特定的实施例中，当晶圆具有绝缘体上硅结构(SOI)时，凹陷可完全穿过主体半导体区域、隐埋氧化物(BOX)层及覆盖BOX层的绝缘体上单晶硅结构层而延伸。在一个变例中，凹陷还可穿过介电层2034延伸，从而结合垫2003的背面2013暴露在凹陷内。分别参照图20D、20E、20F、20G 和 20H 中的 2050、2060、2070、2080 和 2090，上文所述参照图11A-16的工序应用至图示2022的结构。因而，如图20D所示，共形的介电层2058 或“钝化层”可施加在凹陷暴露的表面上，之后，可形成结合垫2003内的空穴2062(图20E)，然后可形成包括穿过结合垫延伸的导电通路和迹线2062的金属层(图20F)。如图20G所示，然后可形成介电层2066，其覆盖包括其上金属层2062的裸片2001的背面及凹陷20M 和凹陷20 的内部。在第二个完整晶圆或完整晶圆的部分附接介电层2066后可重复进行上述工序 (图20B-20G)，以形成具有图20G所图示结构的裸片的第二层2068，其中裸片在晶圆的切割通道2004处保持连接在一起的状态，如上文参照图20A所述。然后这个工序可再次重复以形成裸片的第三和第四层2072、2074，或如图20G中所示的堆叠组件内裸片的任意层。参照图20H，可在堆叠组件2090内形成的从裸片最高层2074向下朝着支撑板2010的方向延伸的切口或沟来进行切割操作，切口穿过每个晶圆内先前形成的凹陷20 沿晶圆内切割通道延伸。之后进行进一步的工序以形成引脚、BGA接口，最后可切割成为单独地组件，如，裸片堆叠封装，如上文参照15B和C所述。在特定实施例中，上文参照图16或图17或图18A 至19D所述的变例也可在此应用。现在转至图21A-E，在另一个实施例中，单独的微电子元件或裸片2101可面向下安装至其上具有布线图2120的基片2110上，利用粘合剂2102把裸片的正面2108粘接至基片2110的主表面。裸片正面的结合垫2014可放置为使得它们面对布线基片的相对应的金属垫或触点2114。然后，如图21B所示，介电材料2122，例如聚合物材料，如在图12D内应用于设置在裸片间的层1240的任意材料，可在相邻裸片2101的边缘21M之间设置。然后可缩减裸片的厚度，如通过在裸片的背面2106研磨、打磨或抛光裸片。如图21C所示，如上述的一个或复数个实施例内所述的凹陷2136可在裸片内形成并与结合垫2104对齐。然后可形成另外的介电层2132覆盖裸片的背面2106和凹陷的内部空间。该介电层可与其上设置有如图14D所示的附加层的具有相对平坦主表面的介电层 1272 (图14C)类似。在一个实施例中，介电层2132在沉积时可具有自平面化性能。可替代地，可应用抛光工艺使介电层平面化。然后，如图21D所示，形成电传导元件，即通路2126，以使结合垫2104与对齐的基片垫2114电连接。再分布的导电元件2134，如，结构的垫或迹线，可以横向沿裸片背面2106 上的介电层2132的表面延伸。再分布导体垫2134可具有端子的功能可连接其它元件，如， 另一个微电子组件、电路板，或其它主动或被动的电或电子器件。如图21E所示，在一个实施例中，组件可被切割，如通过切割操作、通过锯或其它方法沿裸片边缘切割组件为分离单独封装的微电子元件。焊接凸点或球2142可与暴露在远离微电子元件的表面2146的导电元件如布线基片的端子2144连接。在一个实施例中，导电元件21 和垫2134可按下述方法形成。穿过介电材料2132 的厚度钻孔，孔穿过结合垫2104延伸，至少暴露与每个结合垫相邻的基片垫2114。孔可延伸至基片垫2114的厚度内。然后，可在孔内和介电层的主表面2138上电镀金属层。在一个实施例中，垫和迹线2134形成的位置可通过在电镀金属前在表面2138上形成适当厚度的布图的导电籽晶层来控制。图22A、22B和22C示出了上述实施例(图21A-E)的变例，其中包含复数个相互间未切割的微电子元件的完整晶圆或完整晶圆的部分粘接至基片，其中晶圆的单晶体半导体材料保持在裸片的边缘之间作为切割通道2204。然后，从背面使晶圆2200变薄，如图22B所示。图22C示出了工序进一步的阶段，其中相邻裸片边缘2214间的半导体材料被去除并在裸片内形成凹陷2236。然后可形成介电层2232以覆盖裸片的背面、凹陷2232和相邻裸片之间的间隙。现在参照图23A，在上述工序(图21A-E)的变例中，导电迹线2334可形成为沿一个裸片的介电层2332的主表面2338，从导电通路23 离开，超过该裸片的边缘，且朝另一个裸片的导电通路23 延伸。如图23A所示，迹线2334可连续地在两个相邻裸片的导电通路23 之间延伸并可如最初沉积的一样电连接两个裸片。图2 说明了进一步的实施例，其中重复进行形成的裸片2301层所要求的步骤以形成裸片的附加层2310、2320、2330及越过每个相对应裸片的边缘延伸的迹线2330，其中裸片层的裸片内具有凹陷和导电通路，及电连接至导电通路的迹线2336 (如图21A-D和上文中伴随的描述)。在一个实施例中，如图2 所示，迹线可在相邻裸片间具有端部，如图 2 所示。可替代地，迹线2330可在相邻裸片的导电通路间连续地延伸，如图23A所示。进一步如图23C所示，切口 2340可形成为向下穿过连接每个裸片的迹线2336延伸，之后可形成沿切口 2340的表面延伸至组件主表面2342上的引脚2344。切口可形成为，如通过在相邻裸片边缘间以沿裸片边缘2348延伸的方向锯切。在一个实施例中，引脚 2344可与连接至组件的每个垂直对齐的结合垫的迹线连接，以使在组件内至少一对相邻裸片2301A之间形成总线23M。垂直总线23M可与垂直相邻的两个或更多的裸片，S卩，其中裸片表面中至少相互覆盖的相邻表面所在的裸片相连接。例如，从图23C可以看出在组件2360B右手侧的总线23M与在裸片2301表面上的结合垫电连接，然而在图23C中组件 2360B左手侧的导电通路23 不与结合垫2303电连接，在最上层标记2301A的裸片的结合垫2303和在最上方裸片及与最上方裸片相邻的标记2301A的裸片之间沉积的迹线2336之间通过介电材料2305电绝缘。反过来，总线23M可连接至外部端子2350，通过与结合垫2304、对齐的基片垫 2314和基片2302上与其连接的布线元件2316电连接的导电通路23 提供的电连接。反过来，布线元件可连接至暴露在基片的远离其内裸片2301的面2346上的端子2350。通过沿切口穿过引脚2344和其下的基片2302进行切割，组件可分离为单独的堆叠组件2360。 焊接凸点或球2352可与端子治金结合，以制造堆叠组件2360与其它电路元器件如电路板的相对应触点的连接。图24A-B示出了根据图23C所示实施例的变例的堆叠组件M60。在本实施例中， 不是形成将成为每个微电子组件的边缘面206(图2-3)的切口，而是在组件中形成单独的开口 M34，如通过激光钻孔或机械钻孔，例如，其暴露从组件内裸片向外延伸的迹线M36。开口可为圆柱形，从而只暴露单个从特定裸片引导出的迹线。然后，金属或金属材料可沉积至开口内以形成与组件内裸片迹线M36连接的电导体2444，导体与组件上表面的端子2446、 组件底面的端子M48或两个表面的端子都电连接。图24A还描述了沿相邻裸片的边缘之间的线M50分离组件为单独的组件M60或裸片堆叠封装。如果从堆叠布局内每个裸片MOl引导出的迹线M36是垂直对齐的(相对裸片堆叠的垂直方向)，那么一个开口可暴露堆叠裸片的每个垂直对齐迹线。然后电导体M44可与每个这样的裸片连接。可替代地，每个裸片的迹线可相互以方向M42偏移，使得单个开口暴露不超过一个在另一个之上垂直堆叠的裸片的一条迹线，从而每个电导体与单个裸片的单个引脚连接。以这种方法，每个导体可与一条、超过一条或所有的迹线M36电连接，其中结合垫2401通过导电通路2似6电连接。另外，如果需要，两个或复数个相邻裸片的结合垫可通过应用电传导总线的导电通路对沈选择性地电连接，如上文参照图23C所述。图25A-C说明了根据上述实施例(图21A-23C)的变例的微电子组件。在本实施例中，复数个裸片2501可横向相邻地放置，相邻裸片的边缘25M通过可为聚合物如环氧树脂的介电材料以横向25 分离。多裸片模件2560包括裸片和其内具有布线元件的支撑基片 2510及暴露在其表面的端子2550。相邻裸片的导电迹线可与在已完成的多裸片封装内的相邻裸片的特定对触点电连接，或可连接至基片上的其它触点，或二者都连接。例如，如图 25A-B所示迹线2536A与两个不同的裸片2501的垫电连接；迹线2536B电连接两个不同的裸片2501的垫与基片触点；迹线2536C电连接一个不同裸片2501的垫与基片的触点。进一步如图25C所示，以此种方式连接以形成多裸片模件的裸片可以包含复数个组合的重组晶圆的形式布置在一起，每个组合包含的裸片在多裸片模件内被封装在一起如图25A-B所
7J\ ο在另一个实施例中，如图^A-H所示，衬在凹陷内并沿裸片背面延伸的金属迹线可通过镶嵌方法形成。图26A示出了如裸片、晶圆、重组晶圆、晶圆或重组晶圆的一部分等的微电子元件2601的与结合垫沈04对齐的在背面沈06内的凹陷沈36的形成。然后，如图26B所示，沉积介电材料以填充凹陷并覆盖微电子元件的背面，作为其上的介电层沈32。 介电层沈32可以如上文所述的自平面化。然后，如图26C所示，在介电层内与凹陷对齐蚀刻沟沈34。沟可具有的尺寸，如沿背面沈06延伸的宽度和长度，与将在其内形成的导电元件的尺寸相同。然后，如图26D所示，开口沈38与结合垫对齐地形成，开口穿过结合垫沈04 延伸。图26E示出了穿过结合垫沿凹陷的壁及在介电层沈32之上沿背面沈06延伸的导体层沈40的形成。图26F示出了对该结构研磨或抛光的阶段，结果使该结构平面化及把导体层沈40分离为单独的导电元件沈42。每个导电元件沈42可包括穿过结合垫延伸的导电通路及从此处沿凹陷沈36的壁延伸至沉积在背面沈06的介电层沈32上的导电迹线。以这种方法，每个导电元件2642可与其它导电元件沈42相互之间电绝缘。然后，如图26G所示，沉积附加介电层2646以覆盖导电元件沈42，且在部分导电元件之上形成有开口作为端子沈44。在一个实施例中，介电材料可为环氧树脂的毯状沉积层，之后端子可通过激光烧蚀除去其上覆盖的环氧树脂材料而暴露。在另一个实施例中，感光阻焊掩膜材料可沉积在微电子元件的背面然后通过照相平版印刷术制作布线图以暴露端子沈44。图^H示出了工序的下一阶段，其中焊接凸点或球2652粘附至端子沈44以允许封装沈60的端子与相对应的垫或另一个电路元件举例如电路板的其它触点连接。尽管本文对照特定实施例对本发明进行了描述，可以理解的是这些实施例只用于说明本发明的原则和应用。因此，可以理解根据实施例的说明可做出无数的改变，在不脱离权利要求所确定的本发明精神和范围的情况下可采取其它设置。
权利要求
1.一种堆叠式微电子组件，包括第一微电子元件和第二微电子元件，每个都具有正面、位于所述正面上的结合垫、远离正面的背面及在所述正面和背面之间延伸的边缘，所述微电子元件堆叠为使得所述第一微电子元件的正面与所述第二微电子元件的正面或背面中的一个相邻，所述微电子组件具有覆盖所述第一和第二微电子元件中每个的表面的面，其中所述第一和第二微电子元件中每个都包括沿微电子元件的表面延伸的导体层，且所述第一和第二微电子元件中至少一个包括a)从所述背面向所述正面延伸的凹陷；b)从所述凹陷穿过所述结合垫延伸并与所述结合垫电连接的导电通路，其中所述至少一个微电子元件的所述导体层与所述通路电连接；复数个引脚，从所述第一和第二微电子元件的所述导体层延伸；以及所述组件的复数个端子，与所述引脚电连接。
2.根据权利要求1所述的微电子组件，其中所述引脚延伸至所述组件的所述表面上且所述端子暴露在所述组件的所述表面上。
3.根据权利要求1所述的微电子组件，其中所述微电子组件具有至少一个远离所述表面延伸的边缘面，每个边缘面沿所述第一和第二微电子元件的边缘延伸，所述引脚沿所述至少一个边缘面延伸至所述组件的所述表面上。
4.根据权利要求1所述的微电子组件，其中所述微电子组件具有至少一个开口穿过所述第一和第二微电子元件中的至少一个延伸，所述引脚沿所述至少一个开口的表面延伸。
5.根据权利要求1所述的微电子组件，其中所述第一和第二微电子元件中每个都包括所述凹陷和所述导电通路，每个微电子元件的所述导体层与该微电子元件的所述通路电连接。
6.根据权利要求1所述的微电子组件，其中所述第一微电子元件包括所述凹陷和所述导电通路，所述第一微电子元件的所述导体层与所述第一微电子元件的所述通路电连接， 所述第二微电子元件的所述导体层与其结合垫的表面电接触，所述表面沿所述第二微电子元件的所述正面延伸。
7.根据权利要求1所述的微电子组件，其中至少一个微电子元件的所述导体层与所述凹陷的表面共形地延伸，且所述组件进一步包括覆盖所述凹陷内所述导体层的介电层。
8.根据权利要求7所述微电子组件，其中所述导电通路包括衬在穿过所述结合垫延伸的孔内的导体层，其中所述介电层覆盖所述孔内的所述导体层。
9.根据权利要求1所述微电子组件，进一步包括具有越过所述微电子元件的所述边缘延伸的表面的介电层，其中所述导体层以第一方向沿所述介电层越过所述边缘延伸的表面延伸。
10.根据权利要求9所述的微电子组件，其中至少一个所述引脚包括以第一方向延伸的部分，所述部分沿所述导体层中至少一个的所述部分延伸，所述引脚部分与所述导体层部分电接触。
11.根据权利要求1所述微电子组件，其中所述至少一个引脚为第一引脚，其中至少一个第二引脚包括穿过所述引脚部分和所述导体层部分延伸的导电通路。
12.根据权利要求1所述的微电子组件，其中所述凹陷为第一凹陷，所述至少一个微电子元件的所述边缘包括第二凹陷，其中所述导体层沿所述第二凹陷的表面延伸。
13.根据权利要求12所述的微电子组件，其中所述导体层进一步越过所述第二凹陷延伸至介电层的主表面上。
14.根据权要求1所述微电子组件，其中所述第一微电子元件进一步包括图像传感器， 且所述组件进一步包括覆盖所述图像传感器的透明盖。
15.根据权利要求14所述的微电子组件，其中在所述盖与所述微电子元件的表面之间设置有空腔，所述图像传感器与所述空腔对齐。
16.根据权利要求1所述的微电子组件，进一步包括安装至所述第一微电子元件表面上方的盖，其中在所述正面与所述盖之间设置有空腔，所述第一微电子元件包括与所述空腔对齐的微机电系统(“MEMS”)器件。
17.根据权利要求1所述的微电子组件，其中所述凹陷呈锥形，随着与所述背面间距离的增加而变小。
18.根据权利要求17所述的微电子组件，其中所述凹陷的壁相对所述背面的法线取向 5度或更大的角度。
19.根据权利要求18所述的微电子组件，其中所述壁相对所述背面的法线取向小于或等于40度的角度。
20.根据权利要求1所述的微电子组件，其中一介电层在所述凹陷内与所述结合垫接触，所述导电通路穿过所述介电层及所述结合垫延伸，所述通路的沿所述结合垫主表面方向的整个区域封闭在所述结合垫主表面的区域内。
21.一种微电子组件，包括介电元件，具有表面及其上的导体垫；微电子元件，具有正面、在所述正面的金属垫和远离所述正面的背面，所述微电子元件包括从所述背面向所述正面延伸的凹陷，所述微电子元件安装在所述介电元件上使得所述金属垫与所述导体垫相邻并对齐；导电通路穿过所述凹陷及所述金属垫延伸并与所述导体垫电接触。
22.根据权利要求21所述的微电子组件，其中所述介电元件的所述表面为第一面，所述介电元件进一步包括远离所述第一面的第二面及位于所述第二面上与所述金属垫电连接的端子。
23.根据权利要求21所述微电子组件，其中所述导电通路包括金属层，所述金属层与所述金属垫暴露在穿过所述金属垫延伸的孔内的表面相符。
24.根据权利要求21所述的微电子组件，其中所述微电子元件为第一微电子元件，所述导电通路为第一导电通路，所述第一微电子元件包括在所述正面和背面之间延伸的边缘，所述微电子组件进一步包括在所述背面上方从所述导电通路向所述边缘延伸的导电元件，所述微电子组件进一步包括具有正面、位于所述正面的第二金属垫和远离所述正面的背面的第二微电子元件，所述第二微电子元件邻近所述第一微电子元件的所述边缘安装在所述介电元件上，所述微电子组件进一步包括导电元件与所述导电通路电连接且沿所述第一微电子元件的所述背面延伸并与所述第二金属垫电连接。
25.根据权利要求21所述的微电子组件，其中所述微电子元件为第一微电子元件，所述导电通路为第一导电通路，所述第一微电子元件包括在所述正面和背面之间延伸的边缘，所述微电子组件进一步包括从所述背面上方的所述导电通路向所述边缘延伸的导电元件，所述微电子组件进一步包括具有正面、在所述正面上的第二金属垫和远离所述正面的背面的第二微电子元件，所述第二微电子元件包括从所述第二微电子元件的背面向正面延伸的第二凹陷，所述第二微电子元件安装在所述第一微电子元件的背面上方使得所述第金属垫面对所述导体垫，所述微电子组件进一步包括穿过所述第二凹陷及所述第二金属垫延伸并与所述导体垫电接触的第二导电通路。
26.根据权利要求25所述的微电子组件，其中所述微电子组件进一步包括沿所述第一和第二微电子元件的边缘延伸的边缘面，及与沿所述边缘面延伸的所述导电元件连接的引脚。
27.根据权利要求沈所述的微电子组件，其中所述微电子组件进一步包括暴露于所述介电元件远离所述导体垫的表面的端子，所述端子与所述引脚电连接。
28.根据权利要求25所述的微电子元件，其中所述微电子组件具有覆盖所述第一微电子元件的正面的第一面，覆盖所述第二微电子元件的背面的第二面，所述微电子组件进一步包括在所述第一和第二面之间延伸的开口，及在所述开口内与所述导电元件电连接的导体。
29.一种形成其内具有复数个堆叠的微电子元件的微电子组件的方法，所述方法包括形成复数个子组件，每个都由下面步骤形成(a)连接微电子元件至载体，使得暴露于所述微电子元件正面的复数个金属垫面对所述载体；(b)形成从微电子元件的背面向暴露于所述微电子元件正面的所述金属垫延伸的凹陷；(c)在所述背面上和所述凹陷内沉积介电层；(d)在所述凹陷内形成穿过所述介电层和穿过所述金属垫延伸的孔；及(e)形成覆盖所述介电层并沿所述背面和在所述孔内延伸的导体层，所述导体层与所述金属垫电连接；至少大致对齐地堆叠所述复数个子组件，至少相邻的子组件之间的载体可选择性地移除；形成与所述复数个子组件的所述微电子元件的所述导体层电连接的引脚和端子。
30.根据权利要求四所述的方法，其中步骤(b)包括移除所述微电子元件的半导体材料直至第二介电层被暴露，所述第二介电层与所述金属垫的表面接触，且步骤(d)包括形成穿过所述介电层、所述第二介电层和所述金属垫延伸的所述通孔。
31.一种形成微电子封装的方法，包括(a)形成从微电子元件的背面向暴露于所述微电子元件正面的金属垫延伸的凹陷；(b)在所述背面上和所述凹陷内沉积介电层；(c)在所述介电层上制作布线图覆盖所述背面；(d)形成穿过所述介电材料和穿过所述金属垫延伸的孔；及(e)形成覆盖所述介电层且沿所述背面延伸及在所述孔内的导体层，所述导体层与所述金属垫电连接。
32.—种形成复数个微电子组件的方法，包括形成复数个子组件，每个由下面的步骤形成(a)在介电元件顶部安装复数个第一微电子元件，每个第一微电子元件具有与所述介电元件相邻的正面以及暴露在所述正面上的复数个金属垫；(b)形成从所述第一微电子元件的背面向所述正面延伸的凹陷；(c)在所述第一微电子元件的边缘之间形成介电层，所述介电层延伸至所述第一微电子元件的背面上及所述凹陷内；(d)形成从所述凹陷穿过所述金属垫延伸的通孔；及(e)形成在所述凹陷和所述通孔内并沿所述第一微电子元件背面向所述第一微电子元件边缘延伸的导电元件，所述导电元件在所述通孔内与所述金属垫电接触；至少大致对齐地堆叠所述复数个子组件，至少相邻的子组件之间的所述介电层可选择性地移除；形成与所述子组件的所述微电子元件的所述导电元件电连接的引脚； 沿所述微电子元件的边缘切割复数个堆叠的子组件以形成单独的微电子组件，每个微电子组件包括与所述子组件内的所述微电子元件的所述金属垫电连接的端子。
全文摘要
提供了一种包括第一和第二堆叠的微电子元件(101，102)的堆叠式微电子组件。第一和第二微电子元件中每个都可包括沿该微电子元件的表面(608)延伸的导体层(610)。第一和第二微电子元件中至少一个可包括从背面向正面延伸的凹陷(618)，及从凹陷穿过结合垫(603)并与结合垫电连接的导电通路(605)，导体层(610)与通路连接并沿微电子元件(101，102)的背面(608)向微电子元件的边缘(620)延伸。复数个引线(224)可从第一和第二微电子元件的导体层(610)延伸，且组件的复数个终端(616)可与引线电连接。
文档编号H01L25/065GK102422412SQ201080020532
公开日2012年4月18日 申请日期2010年3月12日 优先权日2009年3月13日
发明者奥舍·阿夫西杨, 德米特里·布尔什滕, 摩西·柯瑞曼, 贝勒卡西姆·哈巴, 贾尔斯·汉普斯顿 申请人:德塞拉股份有限公司