专利名称：基于导电奈米沟道板的静态随机存取内存单元的制作方法
技术领域：
本发明关于具有改良式电容器的静态随机存取忆体(DRAM)和嵌入式DRAM(eDRAM)单元。本发明特别应用于需要嵌入式DRAM的半导体芯片。
背景技术：
单一晶体管动态内存单元包含通过栅极(pass-gate)、储存电容器、以及连接至位线、字符线、和电容器板的电性连接。该潮流已来到减小该内存单元的尺寸，以提供更高的包装密度，但却增加装置运作速度。现今的内存单元不是包含深沟槽电容器、就是包含后端制程(back end of line, BEOL)堆栈的电容器。然而，这些方案对于制造而言是困难且复杂的。因此，需要出现改良的方法，以制造包含有效电容值的静态随机存取内存、及因而形成的装置。
发明内容
本发明的态样为一种改良的方法，该方法藉由在导电本体中形成奈米沟道，以形成大电容器。本发明的另一态样为形成在导电本体中的奈米沟道中的电容器。本发明的额外态样及其它特征将在接下来的内容中加以描述，其中某些部分对于本领域中具有通常技术者而言，在检视过接下来的内容后，会认为是显而易见，或者也可从本发明的实作中加以学习。本发明的优点，可由附随的权利要求书中所特别指出的，来加以实现及获得。根据本发明，一些技术效果可部分由一种方法达成，该方法包含形成通过第一层间介电质的源极接触；在该第一层间介电质上形成导电本体；在该导电本体上形成第二层间介电质；形成通过该第二层间介电质、导电本体、和第一层间介电质的漏极和栅极接触；在该导电本体中形成奈米沟道；在该沟道中形成绝缘层；以及金属化该沟道。本发明的态样包含形成该漏极和栅极接触的下列步骤形成通过该第二层间介电质和导电本体的第一开口 ；在该第一开口中形成绝缘衬垫；形成通过该第一层间介电质的第二开口 ；以及以金属填充该第一和第二开口。本发明的另外态样包含形成硅氧化物或高介电系数氧化物的该绝缘衬垫。其它态样包含形成该绝缘衬垫至小于5奈米的厚度。额外态样包含形成该第一层间介电质的材料对该导电本体有蚀刻选择性。另一个态样包含形成掺杂多晶娃的该导电本体、以及形成氮化娃的该第一层间介电质。进一步态样包含形成该奈米沟道的下列步骤形成通过该第二层间介电质的开口 ；以及在该导电本体中形成开口。进一步态样包含形成该开口的下列步骤在该第二层间介电质上形成奈米图案化掩膜；通过该奈米图案化掩膜蚀刻该第二层间介电质；通过该奈米图案化掩膜部分地蚀刻该导电本体；以及移除该奈米图案化掩膜。其它态样包含蚀刻该导电本体至该导电本体的厚度的80 %至90 %的深度。另一个态样包含形成具有特征的该奈米图案化掩膜，该特征有50奈米至100奈米的间距。额外态样包含形成高介电系数材料的该绝缘层。本发明的另一个态样是一种装置，其包含层间介电质；导电本体具有数个奈米沟道，各个奈米沟道包含设置于该奈米沟道中的绝缘层、以及填充该奈米沟道中的剩余空间的金属；源极接触，通过该层间介电质而电性连接至该导电本体；栅极接触，通过并电性绝缘于该导电本体；以及漏极接触，通过并电性绝缘于该导电本体。态样包含一种装置，其具有介于该栅极和漏极接触与该导电本体之间的绝缘衬垫，以将该接触电性绝缘于该导电本体。进一步态样包含该绝缘衬垫由硅氧化物或高介电系数氧化物形成。其它态样包含该奈米沟道的间距为50奈米至100奈米。另一个态样包含在该金属上、填充该奈米沟道的第二层间介电质。额外态样包含在该第一层间介电质下方、并电性连接至该源极、栅极、和漏极接触的晶体管。对于本领域中的熟习技术者而言，从接下来的详细描述中，可明显地认识到本案的额外态样及技术效果，其中，本发明的实施例仅藉由例示用以实行本发明的最佳模式来 加以描述。将会了解到，本发明可有其它不同的实施例，并且，可针对各种显而易知的方面，修改部分的细节，而不致背离本发明。因此，图式及描述其本质仅视为例示之用，而非用以限制本发明。
本发明是藉由范例附随图式中的图形来加以例示，而非用来限制，在该图式中，相同的参考编号视为类似的组件，其中图I至14示意地例示依据示范实施例的用米形成DRAM单元的制程流程。
具体实施例方式在接下来的描述中，为了解释的目的，列出各种特定的细节，以提供示范实施例的全盘了解。然而，很明显地，示范实施例不需要这些特定细节、或以均等配置，也可加以实行。在其它例子中，众所周知的结构及装置是以方块图的形成加以显示，以避免不必要地模糊示范实施例。此外，除非特别指明，否则应了解到，说明书及图式中所使用的所有数字、表现数量、比例、以及成分和反应条件等的各种性质，在所有例子中，均可由“大约”这个术语来加以修正。本发明面对并解决伴随形成深沟槽或BEOL堆栈电容器所发生的复杂制造问题。依据本发明的实施例，在导电本体中形成奈米沟道，沉积绝缘体层，以及金属化该奈米沟道。在此实施例中，由于采用堆栈图案化电极，因此，可避免用于典型金属/金属电容器的无效的层间介电质图案化，并因此可减少制造步骤的数目。此外，可改进该电容性。依据本发明的实施例的方法包含形成通过第一层间介电质的源极接触；在该第一层间介电质上形成导电本体；在该导电本体上形成第二层间介电质；形成通过该第二层间介电质、导电本体、和第一层间介电质的漏极和栅极接触；在该导电本体中形成奈米沟道；在该沟道中形成绝缘层；以及金属化该沟道。对于本领域中的熟习技术者可言，从接下来的详细描述，可明显地得知其它态样、特征、及技术效果，其中，仅藉由最佳模式的例示来显示及描述较佳实施例。本发明可具有其它不同的实施例，而其各个细节在各种显而易知的方面可加以修正。因此，图式及描述其本质仅视为例示之用，而非用以限制本发明。注意图1，具有源极103、漏极105、及多晶硅栅极107的晶体管101是形成在硅基板109上。第一层间介电质111是形成在晶体管101上方。接触113、115、及117是形成通过层间介电质111，并向下分别至源极103、栅极107、及漏极105。层间介电质111可由二氧化硅(SiO2)来加以形成。厚度为50奈米至150奈米的第二层间介电质201是形成在第一层间介电质111及接触113、115、和117上方，如图2所例示的。层间介电质201可由氮化硅(SiN)、或任何对层间介电质111具有高蚀刻选择性的适合材料来加以形成。微影掩膜(lithographymask) 203是涂布至层间介电质201，并由任何适合的微影术来加以显影，以在源极接触113上方形成开口 205。开口 205将定义至该奈米沟道板的本体的中介接触。如图3所例示的，通过开口 205，将层间介电质2向下蚀刻至源极接触113。之后，如图4所例示的，可例如以剥离法(stripping)移除微影掩膜203，并以任何适合的方法金属化中介接触401。注意图5，沉积该奈米沟道板的本体501。例如，本体501可由ρ或η掺杂多晶硅来加以形成。例如，该多晶硅可掺杂有磷或硼。或者，本体501可由锗、或任何可予以图案化的导体来加以形成。可沉积第三层间介电质503 (例如，氧化物或氮化物)至50奈米至150奈米的厚度。另一个微影掩膜505是涂布在层间介电质503上，以开口来定义至漏极105及栅极107的接触。如图6所例示的，使用微影掩膜505，第三层间介电质503及主体501是向下蚀刻至第二层间介电质201,以形成孔洞601。可藉由杠杆化(leverage)第三层间介电质503及主体的不同蚀刻化学，而以单一步骤实施该蚀刻。此外，该蚀刻可为干蚀刻或反应式离子蚀刻(RIE)。形成层间介电质201的材料必需可作为蚀刻主体501的蚀刻停止。之后，剥离微影掩膜505，并将例如厚度上达5奈米(例如，3奈米)的绝缘衬垫701沉积至该蚀刻的孔洞内，如图7所例示的。衬垫701可由硅氧化物或高介电系数氧化物(例如，铪氧化物或锆氧化物)所形成。注意图8，通过孔洞601而将层间介电质201分别向下蚀刻至栅极及漏极接触115及117。之后，孔洞601以金属填充，以形成接触901及903。该孔洞可由任何适合的方法加以金属化。衬垫701将接触901及903与主体501分离。如图10所例示的，奈米图案化掩膜1001被涂布至第三层间介电质503上。掩膜1001可包含2至10个特征，而该等特征可具有50奈米至100奈米的间距。在图11中，通过奈米图案化掩膜1001而将大部分、但非全部的层间介电质503及主体501向下蚀刻至层间介电质201。该蚀刻可以时间为基准，而留下10%至20%的主体501未蚀刻，如此一来，主体501中便可形成多个沟道。该等沟道均连接在一起(未显示，为了方便例示起见)。主体501的剩余部分形成电容器板的第一电极，而使用多个高度可产生大电容器区域。注意图12，剥离掩膜1001，并将绝 缘层1201沉积至该沟道中。绝缘层1201可为高介电系数的绝缘体，例如，铪氧化物或锆氧化物，并因此形成该电容器板的绝缘体。该沟道可接着被金属化，以形成金属化的沟道1301，如图13所例示的，金属化的沟道1301可作为该电容器板的第二电极。如图13所显示的，晶体管101的源极103是固定至该电容器板的该主体，金属化的奈米沟道1301作为接地，并产生连接至该字符和位线的连接。如图14所例示的，可结合例如图13的装置。本发明的实施例可达成数种技术效果，包含更有效率的层间介电质图案化、减少制造步骤的数目、以及改良的电容值。本发明可应用至各种类型的高度集积化半导体装置，例如 DRAM 及 eDRAM。
在先前的段落中，本发明是参考本发明的特定示范实施例来加以描述。然而，很明显地，可对本发明作出各种修正及改变，而不致于背离本发明在权利要求书中所呈现的最广精神及范围。因此，该说明书及图式将被视为例示、而非限制之用。应了解到，本发明可使用不同的其它组合及实施例，并因此可在本文所表示的发明概念的范围内，作任何的改变或修正。
权利要求
1.一种方法，包含 形成通过第一层间介电质的源极接触； 在该第一层间介电质上形成导电本体； 在该导电本体上形成第二层间介电质； 形成通过该第二层间介电质、导电本体、和第一层间介电质的漏极和栅极接触； 在该导电本体中形成奈米沟道； 在该沟道中形成绝缘层；以及 金属化该沟道。
2.如权利要求I所述的方法，复包含形成该漏极和栅极接触的下列步骤 形成通过该第二层间介电质和导电本体的第一开口； 在该第一开口中形成绝缘衬垫； 形成通过该第一层间介电质的第二开口 ；以及 以金属填充该第一和第二开口。
3.如权利要求2所述的方法，包含形成该第一开口的下列步骤 在该第二层间介电质上形成掩膜；以及 通过该掩膜蚀刻该第二层间介电质和导电本体。
4.如权利要求2所述的方法，包含形成硅氧化物或高介电系数氧化物的该绝缘衬垫。
5.如权利要求4所述的方法，包含形成该绝缘衬垫至小于5奈米的厚度。
6.如权利要求3所述的方法,包含形成该第一层间介电质的材料对该导电本体有蚀刻选择性。
7.如权利要求6所述的方法，包含 形成掺杂多晶硅的该导电本体；以及 形成氮化娃的该第一层间介电质。
8.如权利要求I所述的方法，包含形成该奈米沟道的下列步骤 形成通过该第二层间介电质的开口 ；以及 在该导电本体中形成开口。
9.如权利要求8所述的方法，包含形成该开口的下列步骤 在该第二层间介电质上形成奈米图案化掩膜； 通过该奈米图案化掩膜蚀刻该第二层间介电质； 通过该奈米图案化掩膜部分地蚀刻该导电本体；以及 移除该奈米图案化掩膜。
10.如权利要求9所述的方法，包含蚀刻该导电本体至该导电本体的厚度的8O %至90%的深度。
11.如权利要求9所述的方法，包含形成具有特征的该奈米图案化掩膜，该特征有50奈米至100奈米的间距。
12.如权利要求I所述的方法，复包含形成高介电系数材料的该绝缘层。
13.一种装置，包含 层间介电质； 导电本体具有数个奈米沟道，各个奈米沟道包含绝缘层，设置于该奈米沟道中；以及 金属，填充该奈米沟道中的剩余空间； 源极接触，通过该层间介电质而电性连接至该导电本体； 栅极接触，通过并电性绝缘于该导电本体；以及 漏极接触，通过并电性绝缘于该导电本体。
14.如权利要求13所述的装置，复包含绝缘衬垫，介于该栅极和漏极接触与该导电本体之间，以将该等接触电性绝缘于该导电本体。
15.如权利要求14所述的装置，其中，该绝缘衬垫包含硅氧化物或高介电系数氧化物。
16.如权利要求13所述的装置，其中，该奈米沟道的间距为50奈米至100奈米。
17.如权利要求13所述的装置，复包含在该金属上、填充该奈米沟道的第二层间介电质。
18.如权利要求13所述的装置，复包含晶体管，在该第一层间介电质下方、并电性连接至该源极、栅极、和漏极接触。
19.一种方法，包含 在至少一个晶体管上形成第一层间介电质； 针对各个晶体管形成通过该第一层间介电质的源极接触； 在该第一层间介电质上形成掺杂多晶娃的导电本体； 在该导电本体上形成第二层间介电质； 针对各个晶体管形成通过该第二层间介电质、导电本体、和第一层间介电质的漏极接触和栅极接触，并以硅氧化物或高介电系数氧化物衬垫将该漏极和栅极接触电性绝缘于该导电本体； 在该导电本体中形成奈米沟道； 在该奈米沟道中沉积绝缘层；以及 金属化该沟道。
20.如权利要求19所述的方法，包含形成该奈米沟道的下列步骤 在该第二层间介电质上形成具有特征的掩膜，该特征有50奈米至100奈米的间距； 通过该掩膜蚀刻该第二层间介电质； 通过该掩膜蚀刻该导电本体至该导电本体的厚度的80%至90%的深度；以及 移除该掩膜。
全文摘要
本发明涉及一种基于导电奈米沟道板的静态随机存取内存单元，换言之，一种形成在导电本体中的奈米沟道中的电容器。实施例包含形成通过第一层间介电质的源极接触；在该第一层间介电质上形成导电本体；在该导电本体上形成第二层间介电质；形成通过该第二层间介电质、导电本体、和第一层间介电质的漏极和栅极接触；在该导电本体中形成奈米沟道；在该沟道中形成绝缘层；以及金属化该沟道。实施例包含形成该奈米沟道的下列步骤在该第二层间介电质上形成掩膜、通过该掩膜蚀刻该第二层间介电质、通过该掩膜将该导电本体蚀刻至该导电本体的厚度的80％至90％的深度、以及移除该掩膜，其中，该掩膜具有特征，而该特征有50奈米至100奈米的间距。
文档编号H01L21/28GK102623410SQ201110421278
公开日2012年8月1日 申请日期2011年12月15日 优先权日2011年1月31日
发明者D·丘马科夫, P·黑策, W·布赫霍尔茨 申请人:格罗方德半导体公司