专利名称：半导体装置以及半导体装置的制造方法
技术领域：
本发明涉及具有LOCOS分离结构的MOS晶体管的半导体装置以及半导体装置的制造方法。
背景技术：
为了实现高耐压的MOS晶体管，采用了邻接于与漏电极相接的高杂质浓度的漏区，形成了杂质浓度比该漏区低的区域(LDD区域)的结构。通过形成LDD区域，能够缓和漏区附近的电场。另外，研究了如下所述的方法使用LOCOS法形成比栅绝缘膜厚的场绝缘膜(在以下称为“L0C0S绝缘膜”。)，缓和栅电极与漏区间的电场(例如，参照专利文献I。)。以下，将具有形成得比栅绝缘膜厚的LOCOS绝缘膜的结构，称为“L0C0S分离结构”。
专利文献I日本特开2010-206163号公报
在LOCOS分离结构的MOS晶体管中，有时会出现如下所述的现象在比设计时的栅阈值电压低的栅极/源极间电压的区域中，在源区与漏区之间流过漏电流。发明内容
本发明的目的在于，提供一种抑制了源区与漏区间的漏电流的产生的、LOCOS分离结构的半导体装置以及半导体装置的制造方法。
根据本发明的一方式，提供一种半导体装置，其包括(A)半导体衬底；(B)第I导电型的源区及漏区，其在半导体衬底的上部的一部分上相互分开形成；(C)栅绝缘膜，其包含由源区和漏区夹着的区域，配置在半导体衬底上；(D)LOCOS绝缘膜，其围绕在源区与漏区之间形成的沟道区域的周围而在半导体衬底上与栅绝缘膜连续地配置，膜厚比栅绝缘膜厚；以及(E)栅电极，其由多晶硅膜构成，并在由源区和漏区夹着的区域中，横跨栅绝缘膜上及栅绝缘膜周围的LOCOS绝缘膜上连续地配置，栅电极的周边区域中的栅阈值电压比栅电极的中央区域中的栅阈值电压高，该栅电极的周边区域是该栅电极的沟道宽度方向的端部。
根据本发明的另一方式，提供一种半导体装置的制造方法，该方法包括如下步骤 (A)通过LOCOS法，在半导体衬底的表面的一部分形成LOCOS绝缘膜；(B)在形成了 LOCOS 绝缘膜的区域的剩余的区域中，以与LOCOS绝缘膜连续的方式，在半导体衬底的表面上形成膜厚比LOCOS绝缘膜薄的栅绝缘膜；(C)横跨栅绝缘膜上及栅绝缘膜周围的LOCOS绝缘膜上而连续地形成由多晶硅膜构成的栅电极；(D)夹着形成有栅电极的区域，在半导体衬底的上部形成第I导电型的源区及漏区；以及(E)使栅电极的周边区域中的栅阈值电压比栅电极的中央区域中的栅阈值电压高，且从栅绝缘膜与LOCOS绝缘膜之间的边界向栅电极的中央区域横跨一定距离而对栅绝缘膜上的栅电极注入导电型杂质，该栅电极的周边区域是该栅电极的沟道宽度方向的端部。
根据本发明，能够提供抑制了源区与漏区间的漏电流的产生的、LOCOS分离结构的半导体装置以及半导体装置的制造方法。I是表示本发明的第I实施方式的半导体装置的结构的示意的剖面图。2是表示本发明的第I实施方式的半导体装置的结构的示意的俯视图。3是沿着图2的III-III方向的剖面图。4是表示本发明的第I实施方式的半导体装置和比较例的电流电压特性的曲线图5是用于说明本发明的第I实施方式的半导体装置的制造方法的工序剖面图
图
图
图
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(其一)。
(其二)。
(其三)。
(其四)。
(其五)。
(其六)。
(其七)。
(其八)。
图。
(其一)。
(其二)。
(其三)。
符号说明
I…半导体装置；10…半导体衬底；11…娃衬底；12…外延层；13…讲区域；20… 源区；21…低浓度源区；22…高浓度源区；30…漏区；31…低浓度漏区；32…高浓度漏区； 40…栅绝缘膜;50…栅电极;51…侧壁;60…LOCOS绝缘膜。图6是用于说明本发明的第I实施方式的半导体装置的制造方法的工序剖面图 7是用于说明本发明的第I实施方式的半导体装置的制造方法的工序剖面图 8是用于说明本发明的第I实施方式的半导体装置的制造方法的工序剖面图 9是用于说明本发明的第I实施方式的半导体装置的制造方法的工序剖面图是用于说明本发明的第I实施方式的半导体装置的制造方法的工序剖面图是用于说明本发明的第I实施方式的半导体装置的制造方法的工序剖面图是用于说明本发明的第I实施方式的半导体装置的制造方法的工序剖面图10111213141516是表示本发明的第2实施方式的半导体装置的结构的示意的剖面图。是表示本发明的第2实施方式的半导体装置的结构的示意的俯视图。是沿着图14的XV-XV方向的剖面图。是表示本发明的第2实施方式的变形例的半导体装置的结构的示意的俯视图17是用于说明本发明的第2实施方式的半导体装置的制造方法的工序剖面18是用于说明本发明的第2实施方式的半导体装置的制造方法的工序剖面19是用于说明本发明的第2实施方式的半导体装置的制造方法的工序剖面图具体实施方式
接着，参照附图，说明本发明的第I及第2实施方式。在以下的附图的记载中，对相同或类似的部分附上相同或类似的符号。但是，附图是示意的图，应注意到厚度与平面尺寸之间的关系、各层的厚度的比例等与现实不同。因此，具体的厚度和尺寸，应参考以下的说明来判断。另外，当然即使附图相互之间，也包含相互的尺寸关系和比例不同的部分。
另外，以下所示的第I及第2实施方式，是例示了用于具体化本发明的技术思想的装置和方法的例子，在本发明的实施方式中，结构部件的材质、形状、结构、配置等不特定于下述的记载。可以在权利要求的范围内，对本发明的实施方式实施各种变更。
(第I实施方式)
图I 图3表示本发明的第I实施方式的半导体装置I。图I是沿着图2的I-I 方向的剖面图，表示沿着半导体装置I的栅极宽度方向的沟道区域中的截断面。图3是沿着图2的III-III方向的剖面图，表示沿着半导体装置I的栅极长方向的栅电极50的中央区域的截断面。在图2的俯视图中，省略了栅绝缘膜40。
如图I 图3所示，半导体装置I具有半导体衬底10 ;在半导体衬底10的上部的一部分上相互分开而形成的第I导电型的源区20及漏区30 ;包含由源区20和漏区30 夹着的区域而配置在半导体衬底10上的栅绝缘膜40 ;膜厚比栅绝缘膜40厚的LOCOS绝缘膜60 ;以及在由源区20和漏区30夹着的区域中，在横跨栅绝缘膜40上及栅绝缘膜40周围的LOCOS绝缘膜60上而连续地配置的第I导电型的由多晶硅膜构成的栅电极50。LOCOS 绝缘膜60围绕在源区20与漏区30之间形成的沟道区域的周围，在半导体衬底10上与栅绝缘膜40连续而配置。另外，第I导电型和第2导电型是相互相反的导电类型。S卩、如果第I导电型为n型，则第2导电型为p型，半导体装置I是n型沟道MOS晶体管。另外，如果第I导电型为p型，则第2导电型为n型，半导体装置I是p型沟道MOS晶体管。
半导体装置I是在栅电极50的沟道宽度方向的端部即周边区域S上的栅阈值电压比栅电极50的中央区域中的栅阈值电压高的MOS晶体管。另外，将除了周边区域S的区域作为栅电极50的中央区域。此处，栅阈值电压是为了使半导体装置I导通所需的、施加在栅电极50与源区20之间的电压。在图I及图2中，用粗线将栅电极50的周边区域S围绕来表示(以下相同。)。周边区域S包含如下所述的区域从栅绝缘膜40与LOCOS绝缘膜60之间的边界T到朝向栅电极50的中央区域距离为w的、配置在栅绝缘膜40上的栅电极50的区域。另外，在图2中，用虚线表示了栅电极50下方的LOCOS绝缘膜60的端部。
在半导体装置I中，虽然会在后面详细说明，但是形成为栅电极50的周边区域S 的第I导电体的杂质的浓度比栅电极50的中央区域低。
如图I 图3所示，半导体装置I是具有LOCOS绝缘膜60的LOCOS分离结构。由于通过LOCOS法来形成LOCOS绝缘膜60，因此将LOCOS绝缘膜60的下部埋入到半导体衬底 10的上面的一部分中。
另外，如图I所示，栅电极50的栅极宽度方向的两端部配置在LOCOS绝缘膜60上。 另外，与栅电极50的侧面相接而形成有侧壁51。
半导体装置I的源区20具有由在接近栅电极50的区域中形成的第I导电型的低浓度源区21和第I导电型的杂质的浓度比低浓度源区21高的高浓度源区22连接而成的 LDSdightly Doped Source)结构。漏区30具有由在接近栅电极50的区域中形成的第I导电型的低浓度漏区31和第I导电型的杂质的浓度比低浓度漏区31高的高浓度漏区32 连接而成的 LDD(lightly Doped Drain)结构。
如图I 图3所示，半导体衬底10是如下所述的结构使第I导电型的外延层12 在第2导电型的硅衬底11上成长，在外延层12上形成了第2导电型的阱区域13。在阱区域13的由LOCOS绝缘膜60围绕的区域中形成有半导体装置I的所谓“有源区”。
在形成LOCOS绝缘膜60时，扩散在LOCOS绝缘膜60下方的阱区域13的杂质被吸收到LOCOS绝缘膜60的端部。由此，LOCOS绝缘膜60的端部附近的阱区域13的杂质浓度下降。其结果，在LOCOS绝缘膜60的端部上，在比设计时的栅阈值电压低的栅极/源极间电压(以下称为“漏电压V(Ieak) ”。)中，在源区20与漏区30之间流过漏电流。“设计时的栅阈值电压”是LOCOS绝缘膜60的端部附近中的阱区域13的杂质浓度没有下降时的、由预先设定的杂质浓度确定的规定的栅阈值电压。
上述的漏电流的产生，特别是在n型沟道MOS晶体管中观察到的情况居多。因此， 在以下，对第I导电型为n型、第2导电型为p型的情况，以例示的方式进行说明。
在半导体装置I中，栅绝缘膜40与LOCOS绝缘膜60之间的边界T附近即栅电极 50的周边区域S的n型杂质浓度比栅电极50的中央区域的n型杂质浓度低。因此，在位于栅电极50的周边区域S下方的LOCOS绝缘膜60的端部，与栅电极50的中央区域相比，很难引起沟道反转。也就是说，在栅电极50的周边区域S上，栅阈值电压部分地上升。
如上所述，在半导体装置I中，栅电极50的周边区域S中的栅阈值电压(在以下， 称为“周边栅阈值电压V(th)2”。)比栅电极50的中央区域中的栅阈值电压(以下，称为 “中央栅阈值电压v(th)r’。)高。在栅电极50的周边区域S以外的区域中，栅阈值电压是中央栅阈值电压v(th) I。另外，中央栅阈值电压V(th) I是设计时的栅阈值电压。
另外，优选以中央栅阈值电压V(th)l与周边栅阈值电压V(th)2之差大于设计时的栅阈值电压与漏电压V(Ieak)之差的方式，设定栅电极50的周边区域S的n型杂质浓度与栅电极50的中央区域的n型杂质浓度之差。
因此，在半导体装置I中，在比设计时的栅阈值电压低的栅极/源极间电压中，不会在LOCOS绝缘膜60的端部发生源区20与漏区30间的漏电流。
另外，也可以使栅电极50的周边区域S的导电型为p型，使周边区域S以外的区域中的导电型为n型。即使在该结构的半导体装置I中，也能够使半导体装置I的周边栅阈值电压V(th)2比中央栅阈值电压V(th)l高。
图4所示的特性A是表示第I实施方式的半导体装置I的栅极/源极间电压Vgs 与漏极电流Ids之间的关系的电流电压特性，特性B 特性C是比较例的电流电压特性。
S卩、特性A是如下所述的半导体装置I的电流电压特性从栅绝缘膜40与LOCOS 绝缘膜60之间的边界T向栅电极50的中央区域横跨一定距离w而栅绝缘膜40上的栅电极50的n型杂质的浓度比栅电极50的中央区域中的n型杂质的浓度低。
特性B是，关于LOCOS绝缘膜60上的栅电极50，在到栅绝缘膜40与LOCOS绝缘膜 60之间的边界T的区域中，离子注入了 p型杂质的比较例B的电流电压特性。也就是说，比较例B是到边界T的LOCOS绝缘膜60上的栅电极50的n型杂质的浓度比栅电极50的中央区域中的n型杂质的浓度低的半导体装置。
特性C是在栅电极50上没有离子注入了 p型杂质，而栅电极50的n型杂质的浓度在整个区域中一样的比较例C的电流电压特性。
如图4所示，与特性B、C相比，特性A在栅极/源极间电压Vgs低的区域中漏极电流Ids小。也就是说，可知通过使周边区域S中的栅绝缘膜40上的栅电极50的n型杂质的浓度比栅电极50的中央区域中的n型杂质的浓度低，能够抑制漏电流的产生。
如特性B所示，在栅电极50的周边区域S中，仅在LOCOS绝缘膜60上的栅电极50 中注入P型杂质，在栅绝缘膜40上的栅电极50中没有注入p型杂质的比较例B的情况下， 虽然与比较例C相比多少改善了特性，但是不能够抑制漏电流。因此，可知从栅绝缘膜40 与LOCOS绝缘膜60之间的边界T向栅电极50的中央区域的一定距离w上，如果不降低栅电极50的杂质浓度，则不能实现周边栅阈值电压V (th) 2比中央栅阈值电压V (th) I高的半导体装置I。距离w例如是0. 5iim左右。
如以上说明，在本发明的第I实施方式的半导体装置I中，LOCOS绝缘膜60的端部附近、即栅电极50的周边区域S中的n型杂质浓度比栅电极50的中央区域的n型杂质浓度低。因此，栅电极50的周边区域S中的周边栅阈值电压V(th)2比栅电极50的中央区域中的中央栅阈值电压V(th) I高。其结果，根据图I所示的半导体装置1，即使在LOCOS分离结构的MOS晶体管中，也能够抑制源区20与漏区30间的漏电流的产生。
另外，在上述中，虽然对第I导电型为n型、第2导电型为p型的情况进行了说明， 但是在第I导电型为P型、第2导电型为n型的情况下，也可以得到相同的效果。即、在n 型阱区域13上形成有p型源区20及漏区30，关于由p型多晶硅膜构成的栅电极50配置在栅绝缘膜40及LOCOS绝缘膜60上的半导体装置1，使栅电极50的周边区域S中的p型杂质浓度比栅电极50的中央区域中的p型杂质浓度低。由此，能够使栅电极50的周边区域S中的栅阈值电压比栅电极50的中央区域中的栅阈值电压高。另外，在上述的实施方式中，为了得到期望的特性，可以适当变更栅电极的导电型及杂质浓度。
以下，参照图5 图12，说明栅电极50的周边区域S中的n型杂质浓度比栅电极 50的中央区域的n型杂质浓度低的半导体装置I的制造方法的例子。以下所述的半导体装置的制造方法为一例，当然可以包括该变形例，而通过上述以外的各种制造方法来实现。另外，在图5 图12的各图中，图(a)是沿着图2的I-I方向的剖面图，图(b)是沿着III-III 方向的剖面图。
(A)如图5所示，在p型硅衬底11上外延成长的n型外延层12内，形成p型阱区域13。由此，准备半导体衬底10。阱区域13是例如在通过离子注入法而将p型杂质离子注入到外延层12的规定的位置之后，通过使p型杂质热扩散来形成的。
(B)如图6所示，在外延层12及阱区域13的表面的一部分上形成LOCOS绝缘膜 60。例如，在外延层12及阱区域13的表面整体上，形成氮化硅(SiN)膜之后，使用光刻技术等除去形成LOCOS绝缘膜60的区域的氮化硅膜。并且，对构图的氮化硅膜作为掩模，通过LOCOS法选择性地形成LOCOS绝缘膜60。LOCOS绝缘膜60的膜厚为例如300nm 600nm 左右。
(C)在除去半导体衬底10上的氮化硅膜之后，通过热氧化法等而对所露出的阱区域13的表面进行氧化，形成膜厚比LOCOS绝缘膜60薄的栅绝缘膜40。栅绝缘膜40的膜厚为例如40nm 60nm左右。由此，如图7所示，在形成LOCOS绝缘膜60的区域的剩余的区域中，形成有与LOCOS绝缘膜60连续的栅绝缘膜40。
(D)通过化学气相沉积(CVD)法等，在整个面上形成n型多晶硅膜。接着，使用光刻技术等对n型多晶硅膜进行构图，如图8所示，形成栅电极50。也就是说，在横跨栅绝缘膜40上及栅绝缘膜40周围的LOCOS绝缘膜60上连续地形成由n型多晶硅膜构成的栅电极50。另外，也可以在形成未掺杂多晶硅膜之后，通过离子注入n型杂质来形成栅电极50。
(E)将栅电极50作为掩模，将磷⑵或砷(As)等的n型杂质离子注入到阱区域13中，如图9所示，形成低浓度源区21和低浓度漏区31。低浓度源区21及低浓度漏区31 的表面杂质浓度为例如I X IO17CnT3左右。
(F)在整个面上形成氮化硅膜之后，通过反应离子蚀刻(RIE)法等对该氮化硅膜进行各向异性蚀刻。其结果，如图10所示，与栅电极50的侧面相接而形成侧壁51。也可以在侧壁51上使用氧化硅膜等。
(G)将使用光刻技术构图的光致抗蚀剂膜和栅电极50及侧壁51作为掩模，在阱区域13的规定的区域中，离子注入磷或砷等的n型杂质，如图11所示，形成高浓度源区22及高浓度漏区32。高浓度源区22及高浓度漏区32的表面杂质浓度为例如2X IO19CnT3左右。 如图11所示，低浓度源区21与高浓度源区22连接，低浓度漏区31与高浓度漏区32连接。
(H)在整个面上涂布光致抗蚀剂膜90之后，如图12所示，在栅绝缘膜40与LOCOS 绝缘膜60之间的边界T区域的上方，以栅电极50露出的方式，对光致抗蚀剂膜90进行构图。此时，在栅电极50的沟道宽度方向的端部，以栅电极50露出到至少从栅绝缘膜40与 LOCOS绝缘膜60之间的边界T向栅电极50的中央区域横跨距离w的方式，对光致抗蚀剂膜90进行构图。接着，将光致抗蚀剂膜90作为掩模，将硼(B)等的p型杂质离子注入到栅电极50。由此，在栅电极50的周边区域S中注入有p型杂质。p型杂质的注入量为例如 I X IO15CnT2左右。其结果，栅电极50的周边区域S的n型杂质浓度变得比栅电极50的中央区域的n型杂质浓度低。除去光致抗蚀剂膜90，而完成图I所示的半导体装置I。
在上述中，例示地说明了形成LDS区域及LDD区域的情况。但是，半导体装置I也可以是不具有LDS区域及LDD区域的结构。
另外，在栅电极50的周边区域S中注入p型杂质的工序，可以作为单独的工序来进行，也可以与其他的半导体元件的制造工序同时进行。例如，在将省略图示的P型沟道 MOS晶体管，与半导体装置同时形成在半导体衬底10上时，也可以在形成p型沟道MOS晶体管的源区或漏区的离子注入工序中，在栅电极50的周边区域S中注入p型杂质。
另外，通过提高注入到栅电极50的周边区域S的p型杂质的浓度，也可以使栅电极50的中央区域的导电型维持n型，使栅电极50的周边区域S的导电型成为p型。
如以上说明，根据本发明的第I实施方式的半导体装置I的制造方法，能够使栅电极50的周边区域S的n型杂质浓度比栅电极50的中央区域的n型杂质浓度低。其结果， 能够将半导体装置I的栅绝缘膜40与LOCOS绝缘膜60之间的边界区域附近中的周边栅阈值电压V(th) 2设定得比栅电极50的中央区域中的中央栅阈值电压V(th) I高。因此，能够提供抑制了源区20与漏区30间的漏电流的产生的、LOCOS分离结构的半导体装置I。
(第2实施方式)
如图13所示，本发明的第2实施方式的半导体装置I与图I所示的半导体装置I 的不同点在于不仅是在阱区域13的周边，在低浓度源区21上及低浓度漏区31上也形成有LOCOS绝缘膜60。图13所示的栅电极50，在从栅绝缘膜40横跨在低浓度源区21上及低浓度漏区31上形成的LOCOS绝缘膜60上连续地配置。
图14表示了图13所示的半导体装置I的俯视图。图13表示了沿着图14的 XIII-XIII方向、即半导体装置I的栅极长方向的栅电极50的中央区域的截断面。在图14 中，用虚线表示了栅电极50下方的LOCOS绝缘膜60的端部，省略栅绝缘膜40。
如图14所示，高浓度源区22上及高浓度漏区32的周围被LOCOS绝缘膜60包围。 通过在低浓度漏区31上形成LOCOS绝缘膜60，具有提高栅电极50与漏区30间的耐压的效果。
图15表示了沿着图14的XV-XV方向、即半导体装置I的栅极宽度方向的沟道区域中的截断面。图15所示的截断面与图I所示的截断面表示相同的结构。
在图13 图15所示的半导体装置I中，栅绝缘膜40与在低浓度源区21上及低浓度漏区31上形成的LOCOS绝缘膜60之间的边界附近的、栅电极50的周边区域S中的n 型杂质的浓度形成得比栅电极50的中央区域中的n型杂质的浓度低。因此，在栅电极50 的周边区域S下方的LOCOS绝缘膜60的端部与栅电极50的中央区域相比，很难引起沟道反转。也就是说，在栅电极50的周边区域S中，阈值电压部分地上升。
因此，根据本发明的第2实施方式的半导体装置I，栅电极50的周边区域S中的周边栅阈值电压V(th)2设定得比栅电极50的中央区域中的中央栅阈值电压V(th) I高。其结果，根据第2实施方式的半导体装置1，即使在LOCOS偏移结构的MOS晶体管中，也能够抑制源区20与漏区30间的漏电流的产生。其他与第I实施方式实际相同，省略重复的记载。
图16表示了第2实施方式的半导体装置I的其他的例子。在图13 图15所示的半导体装置I中，在低浓度源区21上及低浓度漏区31上形成的LOCOS绝缘膜60与栅绝缘膜40之间的所有的边界区域中，栅电极50的n型杂质的浓度比中央区域中的n型杂质的浓度低。但是，如图16所示，也可以仅在栅电极50的沟道宽度方向的端部，从栅绝缘膜 40与LOCOS绝缘膜60之间的边界T向栅电极50的中央区域横跨距离W，栅电极50的n型杂质的浓度比中央区域中的n型杂质的浓度低。
能够在制造图13 图15所示的半导体装置I时，采用例如如下所述的制造方法。 即、如图17所示，在阱区域13上形成低浓度源区21及低浓度漏区31。例如将使用光刻技术而形成的光致抗蚀剂膜作为掩模，通过离子注入来形成低浓度源区21及低浓度漏区31。
接着，如图18所示，在形成LOCOS绝缘膜60时，在低浓度源区21上及低浓度漏区 31上形成LOCOS绝缘膜60。
之后，如参照图7 图8说明，形成栅绝缘膜40、栅电极50。接着，如参照图10 图11说明，形成侧壁51、高浓度源区22及高浓度漏区32。
进而，在整个面上涂布光致抗蚀剂膜91之后，如图19所示，以栅电极50露出到在低浓度源区21上及低浓度漏区31上形成的LOCOS绝缘膜60与栅绝缘膜40之间的边界区域的上方的方式，对光致抗蚀剂膜91进行构图。此时，在栅电极50的沟道宽度方向的端部， 以栅电极50至少露出到从栅绝缘膜40与LOCOS绝缘膜60之间的边界T向栅电极50的中央区域横跨距离w的方式，对光致抗蚀剂膜91进行构图。
接着，将光致抗蚀剂膜91作为掩模，将硼(B)等的p型杂质离子注入到栅电极50。 由此，在栅电极50的周边区域S中注入p型杂质。其结果，栅电极50的周边区域S的n型杂质浓度变得比栅电极50的中央区域的n型杂质浓度低。除去光致抗蚀剂膜91，完成图13 图15所示的半导体装置I。
根据以上说明的第2实施方式的半导体装置I的制造方法，能够将半导体装置I 的栅绝缘膜40与在低浓度源区21上及低浓度漏区31上形成的LOCOS绝缘膜60之间的边界区域附近中的、周边栅阈值电压V(th)2设定得比栅电极50的中央区域中的中央栅阈值电压V(th) I高。因此，能够提供抑制了源区20与漏区30间的漏电流的产生的、LOCOS偏移结构的半导体装置I。
(其他的实施方式)
如上所述，虽然通过第I及第2实施方式记载了本发明，但是不应理解为构成该公开的一部分的描述及附图，限定本发明。本领域技术人员，能够从该公开明确各种代替实施方式、实施例及应用技术。
例如，也可以作为半导体衬底10，采用没有形成有外延层12及阱区域13的硅衬底，在该硅衬底上形成源区20和漏区30。
如上所述，本发明当然包含没有在此处记载的各种实施方式等。因此，本发明的技术范围是从上述的说明，通过相应的权利要求中的发明特定事项来确定。
权利要求
1.一种半导体装置，其特征在于包括半导体衬底；第I导电型的源区和漏区，其在所述半导体衬底的上部的一部分上相互分开而形成； 栅绝缘膜，其包含由所述源区和所述漏区夹着的区域，配置在所述半导体衬底上； LOCOS绝缘膜，其围绕在所述源区与所述漏区之间形成的沟道区域的周围而在所述半导体衬底上与所述栅绝缘膜连续地配置，膜厚比所述栅绝缘膜厚；以及栅电极，其由多晶硅膜构成，并在由所述源区和所述漏区夹着的区域中横跨所述栅绝缘膜上及所述栅绝缘膜周围的所述LOCOS绝缘膜上而连续地配置，所述栅电极的周边区域中的栅阈值电压比所述栅电极的中央区域中的栅阈值电压高， 其中，该栅电极的周边区域是该栅电极的沟道宽度方向的端部。
2.根据权利要求I所述的半导体装置，其特征在于，从所述栅绝缘膜与所述LOCOS绝缘膜之间的边界向所述栅电极的中央区域横跨一定距离的、所述栅绝缘膜上的所述栅电极的导电型杂质浓度与所述栅电极的中央区域中的导电型杂质浓度不问。
3.根据权利要求2所述的半导体装置，其特征在于，从所述边界横跨所述一定距离的、所述栅绝缘膜上的所述栅电极的导电类型为第2导电型，所述栅电极的中央区域中的导电类型为第I导电型。
4.根据权利要求I至3中的任意一项所述的半导体装置，其特征在于，所述源区是由在接近所述栅电极的区域中形成的第I导电型的低浓度源区和第I导电型的杂质浓度比所述低浓度源区高的高浓度源区连接而成的结构，所述漏区是由在接近所述栅电极的区域中形成的第I导电型的低浓度漏区和第I导电型的杂质浓度比所述低浓度漏区高的高浓度漏区连接而成的结构。
5.根据权利要求4所述的半导体装置，其特征在于，在所述低浓度源区及所述低浓度漏区上配置有所述LOCOS绝缘膜。
6.一种半导体装置的制造方法，其特征在于包括如下步骤通过LOCOS法，在半导体衬底的表面的一部分形成LOCOS绝缘膜；在形成了所述LOCOS绝缘膜的区域的剩余的区域中，以与所述LOCOS绝缘膜连续的方式，在所述半导体衬底的表面上形成膜厚比所述LOCOS绝缘膜薄的栅绝缘膜；横跨所述栅绝缘膜上及所述栅绝缘膜周围的所述LOCOS绝缘膜上而连续地形成由多晶硅膜构成的栅电极；夹着形成了所述栅电极的区域而在所述半导体衬底的上部形成第I导电型的源区和漏区；以及使所述栅电极的周边区域中的栅阈值电压比所述栅电极的中央区域中的栅阈值电压高，且从所述栅绝缘膜与所述LOCOS绝缘膜之间的边界向所述栅电极的中央区域横跨一定距离而对所述栅绝缘膜上的所述栅电极注入导电型杂质，其中，该栅电极的周边区域是该栅电极的沟道宽度方向的端部。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，形成所述源区的步骤包括如下步骤在接近所述栅电极的区域中形成第I导电型的低浓度源区；以及使第I导电型的杂质浓度比所述低浓度源区高的高浓度源区与所述低浓度源区连接而形成所述源区，形成所述漏区的步骤包括如下步骤在接近所述栅电极的区域中形成第I导电型的低浓度漏区；以及使第I导电型的杂质浓度比所述低浓度漏区高的高浓度漏区与所述低浓度漏区连接而形成所述漏区。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，在所述低浓度源区上和所述低浓度漏区上形成所述LOCOS绝缘膜。
9.根据权利要求6至8中的任意一项所述的半导体装置的制造方法，其特征在于， 通过对所述栅电极注入第2导电型的杂质的步骤，使所述栅电极的所述周边区域成为第2导电型。
全文摘要
本发明提供一种抑制了源区与漏区间的漏电流的产生的、LOCOS分离结构的半导体装置及半导体装置的制造方法。该半导体装置具有第1导电型的源区及漏区，其在半导体衬底的上部的一部分相互分开而形成；栅绝缘膜，其包含由源区和漏区夹着的区域而配置在半导体衬底上；LOCOS绝缘膜，其在半导体衬底上与栅绝缘膜连续地配置，膜厚比栅绝缘膜厚；以及栅电极，其由多晶硅膜构成，并在栅绝缘膜上及栅绝缘膜周围的LOCOS绝缘膜上连续地配置，在栅电极的沟道宽度方向的端部、即周边区域中的栅阈值电压比栅电极的中央区域中的栅阈值电压高。
文档编号H01L29/423GK102544072SQ20111042133
公开日2012年7月4日 申请日期2011年12月15日 优先权日2010年12月15日
发明者奥裕一朗, 小山路子 申请人:三垦电气株式会社