半导体装置及半导体装置的制造方法
【技术领域】
[0001]本发明涉及半导体装置及半导体装置的制造方法。
【背景技术】
[0002]技术问题
[0003]电力变换装置的低耗电化发展过程中，对在电力变换装置中发挥核心作用的功率器件的低耗电化的期望很高。在该功率器件中，能够根据电导率调制效应实现低导通电压，且能够根据对绝缘栅施加的电压容易地控制电流的电压驱动型的绝缘栅型双极晶体管(IGBT: InsulatedGate Bipolar Transistor)的使用趋于稳定。
[0004]以往，对于IGBT，迄今为止通过大量改良来实现性能的提高。在此，IGBT的性能是在关断时保持电压而完全阻断电流，另一方面，在导通时以尽可能小的电压降(即尽可能低的通态电阻)流通电流的作为开关的性能。以下，对IGBT的特性等进行说明。
[0005]首先，对IGBT性能的权衡进行说明。在IGBT的能够保持的最大电压，即耐压的大小与导通时的电压降(导通电压)之间存在二律背反的关系(所谓的权衡关系)，越是高耐压的IGBT，导通电压变得越高。最终，该权衡关系的极限值由硅的物理性质决定。为了使该权衡提高到极限，需要防止在电压保持时产生局部的电场集中等，在设计方面需要花费工夫。
[0006]另外，作为表示IGBT的性能的另一个重要指标，存在导通电压与开关损耗(特别是关断损耗)的权衡关系。由于IGBT是开关器件，所以进行从导通到关断或者从关断到导通的动作。在该开关动作的瞬间，每单位时间产生大的损耗。通常，越是导通电压低的IGBT关断越慢，因此关断损耗越大。通过改善如上的权衡关系，能够实现IGBT的性能的提高。应予说明，导通损耗很大程度上取决于与IGBT组合使用的回流二极管的特性。
[0007]为了使导通电压与关断损耗之间的权衡关系(以下，称为导通电压-关断损耗之间的关系)最佳化，有效的是使IGBT处于导通状态时的内部的过剩载流子分布最佳化。为了降低导通电压，可以增加过剩载流子量而降低漂移层的电阻值。但是，在关断时，需要将该过剩载流子全部清除到器件之外，或者通过电子-空穴再结合来使其消灭。因此，如果增加过剩载流子量，则关断损耗会增加。因此，为了使该权衡关系最佳化，以相同的导通电压使关断损耗最小即可。
[0008]为了实现最佳的权衡，可以通过降低集电极侧的载流子浓度，并且增加发射极侧的载流子浓度，从而使集电极侧与发射极侧的载流子浓度的比率为1:5左右。此外，可以通过尽量长地保持漂移层的载流子寿命而使漂移层内的平均载流子浓度提高。
[0009]在IGBT关断时，耗尽层从发射极侧的pn结扩展到漂移层内部，向背面的集电层扩展。这时，漂移层内的过剩载流子中的空穴(hole)通过电场从耗尽层端被引出。这样，成为电子过剩状态，多余的电子脱离中性区域而注入到P型的集电层。并且，集电极侧的pn结稍微被正向偏置，因此对应被注入的电子而反向注入空穴。该反向注入的空穴与上述的通过电场引出的空穴合流并进入耗尽层。
[0010]从器件的端子电压的宏观观点考虑，在集电极-发射极间电压上升结束之前，即上升中流通的电流与上升结束后流通的电流相比，对由电压与电流的乘积(=电压X电流)表示的损耗的贡献少。如上所述，可知通过后述的IE效应(Inject1n Enhancement Effect:注入增强效应)而使偏重于发射极侧的载流子分布在低电压下引出的载流子的比例多，并且在导通电压相同的条件下，与偏重于集电极侧的载流子分布相比，关断损耗小。
[0011]为了降低集电极侧的载流子浓度，可以降低集电层的总杂质量。这本身并不特别困难。然而，在像600V等那样额定耐压低的IGBT中，为了降低集电层的总杂质量，需要在制造工序中处理ΙΟΟμπι左右的厚度，或者处理比ΙΟΟμπι薄的厚度的晶片，因此存在生产技术上的困难。另一方面，提高发射极侧的载流子浓度的机制被称为IE效应。
[0012]作为IE效应大的发射极结构(单元)，提出了以包围平面栅极结构的P型基区的方式插入到高浓度的η型区的HiGT(High Conductivity IGBT:高导电IGBT)结构等(例如，参照述专利文献1、专利文献2)。另外，提出了在沟槽栅极结构中，在基板正面侧的表面层的被沟槽分离的台面区(以下，称为沟槽间的台面区)中插入了浓度比η—型漂移层的浓度高的η型区而成的CSTBT(Carrier Stored Trench-Gate Bipolar Transistor:载流子存储式沟槽棚■型双极晶体管)结构、IEGT(Inject1n Enhanced Gate Transistor:注入增强棚.晶体管)结构等(例如，参照下述专利文献3、专利文献4)。通常，沟槽栅型中的IE效应比平面栅型中的IE效应大。
[0013]对于IE效应，例如在下述专利文献4中有记载，已知利用IEGT结构实现偏重于发射极侧的最佳的载流子分布，能够实现接近二极管的导通电压的极限的特性。IEGT结构是利用绝缘膜覆盖n+型发射区和P型基区的一部分表面来降低n+型发射区和P型基区与发射极的接触部(电接触部)的面积的结构。即，在沟槽间的台面区，以不与发射极连接的方式设有成为浮置电位的P型基区(以下，称为浮置P区)。
[0014]IEGT的动作基本上与沟槽栅型IGBT相同，IEGT与通常的沟槽栅型IGBT相比，能够降低导通电压。在IEGT中，在n+型发射区和P型基区与发射极未接触的部分，η—型漂移层的内部的P型基区附近的空穴难以被发射极清除，所以在该部分蓄积有空穴。由此，电子向η—型漂移层的注入量相对增加，η—型漂移层的载流子浓度分布接近二极管的载流子浓度分布。
[0015]然而，在功率器件中，除了低导通电压以外还要求高速转换特性，高速转换特性的改善也成为了重要的课题。作为改善转换特性的装置，提出了如下装置，其通过使沟槽间的台面区的宽度(沟槽并排的方向的宽度，以下，简称为宽度)变窄，且将台面区内的P型基区分割为多个而减小基区在单元节距(pitch)中所占的比率，使台面区内的有限的区域作为发射极结构，从而维持IE效应，并且降低开关损耗(例如，参照下述专利文献5)。
[0016]在下述专利文献5中，即使在沟槽间的台面区未设置浮置P区，也可以通过使单元节距最佳化而得到充分的耐压。另外，由于未设置浮置P区，所以不存在因导通时的浮置P区的电位上升而引起集电极电流的电流变化率(di/dt)的控制性变差的问题。参照图24对下述专利文献5所示的现有的沟槽栅型IGBT的结构进行说明。图24是表示现有的沟槽栅型IGBT的结构的立体图。图24相当于下述专利文献5的图1。
[0017]如图24所示，在由P+型集电层101和η—型漂移层102构成的半导体基板的正面(η 一型漂移层102侧的面)的表面层选择性地设有P型基区103。在P型基区103的内部选择性地设有η+型发射区104。从基板正面，在深度方向(纵向)设有贯穿η+型发射区104和P型基区103而到达η—型漂移层102的沟槽105。在沟槽105间的台面区，在与沟槽105并排的方向正交的方向(以下，称为长度方向)分散地配置有P型基区103，使P型基区103与η—型漂移层102交替出现。
[0018]在沟槽105的内部，隔着栅极绝缘膜106设有栅极107。栅极107和台面区的η—型漂移层102的表面上被层间绝缘膜(未图示)覆盖。在层间绝缘膜设有分别使在沟槽105的长度方向以预定间隔配置的多个P型基区103露出的多个接触孔。发射极(未图示)隔着层间绝缘膜的接触孔而与η+型发射区104和P型基区103连接。由符号108表示的阴影部分是η+型发射区104和P型基区103与发射极的接触部。在基板背面(P+型集电层101侧的面)设有集电极109。
[0019]在平面栅极结构中，在像下述专利文献5那样减小基区在单元节距中所占的比率的情况下，导通电压降低。推测其理由是因为pin(p-1ntrinsic-n)二极管区的比率变大，除此以外，在正面附近的横向(与深度方向正交的方向)的电流密度变高，电压降变大，从而η7η—结的正向偏置变大的效果较大。η+ΑΓ结的正向偏置变大的理由是因为η+层为低电阻，因此其电位与发射极电位相同，但由于η—层为高电阻，所以其电位因大电流而提升。
[0020]同样地，在沟槽栅极结构中，通过减少pnp-BJT区的比率，能够提高IE效应。为了减小pnp-BJT区的比率，例如可以在一部分台面区中使P型基区处于浮置状态。另外，通过使沟槽变深，使沟槽底部从P型基区与η—型漂移层之间的pn结分离，IE效应也变大。此外，通过使台面区的宽度变窄，IE效应也变大。推测是因为在任一情况下，流过台面区的空穴电流密度变大，由电压降引起的η+ΑΓ结的正向偏置变强。
[0021]在此，pin二极管区是基区间的区域，是从正面在深度方向依次配置有η—型漂移层和P型集电层而成的区域。在pin 二极管区形成由在导通状态时η—型漂移层的被P型基区间所夹的区域诱发的η+电子堆积层(阴极)、η—型漂移层和背面的P型集电层(阳极)构成的pin二极管。n+/n-结是构成pin 二极管的η+电子堆积层与η-型漂移层之间的接合。pnp-BJT区是从正面在深度方向依次配置有P型基区、η—型漂移层和P型集电层的区域。
[0022]发射极侧的电子浓度根据施加到η+/η—结的正向偏置而呈指数增大。作为增加正向偏置量的方法，如上所述，有时利用由大电流引起的电压降。另外，如下述专利文献I?3所记载，通过增加η+浓度也能够增加正向偏置量。然而，下述专利文献1、专利文献2中记载的HiGT结构是平面栅极结构，因此如果正面侧的η+型缓冲层的杂质浓度过高，则正向耐压会大幅降低。
[0023]另一方面，在下述专利文献3所记载的CSTBT结构中，正面侧的η+型缓冲层(设置在台面区的高浓度的η型区)被沟槽侧壁的栅极氧化膜夹持，隔着该栅极氧化膜而连接到多晶硅电位。由此，在保持正向电压时，即在阻挡模式时，正面侧的η+型缓冲层不仅从P型基区之间的pn结耗尽化，从两侧的沟槽侧壁的栅极氧化膜的边界也耗尽化，因此以低的正向偏置完全耗尽化。因此，无论正面侧的n+型缓冲层是否为高杂质浓度，其内部的电场也得到缓和。即使进一步提高正向偏置，通过缓和沟槽间的台面区的电场也不易出现局部的峰电场。
[0024]如此，CSTBT结构具有提高IE效应，并且正向耐压不易降低的特性。其理由是因为在正面侧的n+型缓冲层与η—型漂移层之间形成扩散电位，成为对于空穴的电位势皇，所以η—型漂移层中的空穴浓度上升。另外，是因为正面侧的η+型缓冲层与η—型漂移层之间被正向偏置，所以从η+型缓冲层注入电子。即，在η+ΑΓ结中，如果η+型层为高杂质浓度，则电子注入效率提高，所以相对于进入到n+型层的空穴电流，注入到η—型层的电子电流的比率变大。
[0025]另外，作为在沟槽间的台面区未设置浮置p区的装置，提出了如下装置，其p型基区被多个沟槽分离成设有n+型源极区域的部分和未设有n+型源极区域的部分，在P型基区的未设有n+型源极区域的部分使发射极短路而成为发射极电位(例如，参照下述专利文献6(图7))。
[0026]另外，作为减少基区在单元节距中所占的比率的装置，提出了如下装置。相邻的沟槽栅极(设置在沟槽的内部的栅极)之间的区域具有与成为电荷向漂移层的注入源的发射极层对应的有效区和不产生电荷的注入源的无效区。有效区在沟槽栅极的长度方向以预定间隔被分割(例如，参照下述专利文献7)。
[0027]另外，作为其它装置，提出了如下装置，其在设置于沟槽间的台面区的P型基极层的内部，高杂质浓度的η型发射极层和P型接触层与沟槽的侧壁接触且沿着沟槽的长度方向(沟道宽度方向)交替地形成(例如，参照下述专利文献8)。另外，作为其它装置，提出了如下装置，其在相邻的沟槽间的台面区，以与沟槽的侧壁接触且沿着沟槽的长度方向的方式设有η+型发射极层(例如，参照下述专利文献9(图1))。
[0028]另外，作为改善导通电压与开关损耗之间的权衡关系的其它结构的IGBT，已知在漂移层的内部的集电极侧具备杂质浓度比漂移层高的场终止(FS:Field Stop)层(缓冲层)的IGBT(FS-1GBT)(例如，参照下述专利文献10?12)。在下述专利文献10、专利文献11中，公开了在漂移层的内部的与集电层接触的位置配置了场终止层的结构的FS-1GBT。在下述专利文献12中，公开了在从集电层分离的位置配置了场终止层的结构的FS-1GBT。
[0029]在FS-1GBT中，通过设有场终止层，能够进行从集电极侧向漂移层注入载流子的控制。因此，即使在使漂移层的厚度(晶片的厚度)变薄(薄板化)的情况下也能够维持耐压。另夕卜，在关断时能够抑制从发射极侧向集电极侧延伸的耗尽层的扩展，能够增加残留在集电极侧的载流子。因此，能够抑制关断时的电压-电流波形的振荡。接下来，对现有的FS-1GBT的结构进行说明。
[0030]图25是表示现有的FS-1GBT的结构的截面图。图26是表示图25的FS-1GBT在深度方向的杂质浓度分布的特性图。在图26中示出半导体基板(硅(Si)芯片)的厚度(P+型集电层101、场终止层110和η—型漂移层102的总厚度)D为60μπι时的杂质浓度分布。图25所示的现有的FS-1GBT与图24所示的现有的沟槽栅型IGBT的不同之处在于在η—型漂移层102的内部的P+型集电层101侧，在与P+型集电层101相比距离基板背面更深的位置具备掺杂磷(P)而成的η+型的场终止层(以下，称为磷掺杂FS层)110。
[0031]图27是表示现有的FS-1GBT的另一结构的截面图。图28是表示图27的FS-1GBT在深度方向的杂质浓度分布的特性图。在图28中示出半导体基板的厚度(P+型集电层101、场终止层120和η—型漂移层102的总厚度，即硅厚度)D为60μπι时的杂质浓度分布。图27所示的FS-1GBT与图25所示的FS-1GBT的不同之处在于具备掺杂砸(Se)而成的η+型的场终止层(以下，称为砸掺杂FS层)120代替磷掺杂FS层110。砸掺杂FS层120的厚度比图25所示的FS-1GBT的磷掺杂FS层110的厚度厚。
[0032]接下来，以制作(制造)图27所示的FS-1GBT的情况为例对现有的FS-1GBT的制造方法进彳丁说明。图29?32是表不现有的FS-1GBT在制造过程中的状态的截面图。首先，如图29所示，利用通常方法在成为η—型漂移层102的η—型的半导体晶片的正面侧形成沟槽栅型的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅)结构。接下来，在半导体晶片的正面形成层间绝缘膜111，然后形成接触孔而使n+型发射区104和P+型接触区113露出。
[0033]接着，如图30所示，从背面侧磨削半导体晶片，磨削到作为半导体装置而使用的产品的厚度的位置为止。接下来，如图31所示，通过从半导体晶片的背面进行砸和硼的离子注入，之后进行热处理(退火)，从而在半导体晶片的磨削后的背面的表面层形成砸掺杂FS层120和P+型集电层101。接着，如图32所示，通过在半导体晶片的正面形成发射极112，之后在半导体晶片的背面形成集电极109而完成图27所示的半导体装置。
[0034]在上述的图25所示的FS-1GBT中，磷掺杂FS层110以距离基板背面(芯片背面)2μπι以下程度的浅的深度形成。因此，存在制造工艺中因在晶片背面产生的损伤、颗粒等导致的不良影响而发生不良的问题。另一方面，在图27所示的FS-1GBT中，砸掺杂FS层120是通过与磷相比，对于硅的扩散系数大的砸的离子注入而形成的。砸掺杂FS层120的深度比磷掺杂FS层110深，形成距离基板背面20μπι左右的深度，所以能够抑制因在晶片背面产生的损伤、颗粒等引起的不良的发生。
[0035]作为与磷掺杂FS层相比，以距离晶片背面深的深度形成场终止层的其它方法，在下述专利文献10、专利文献11中公开了通过从晶片背面注入质子(H+)来形成场终止层的方法。另外，作为形成场终止层的其它方法，提出了以不同的剂量多次注入(多级注入)质子，由此形成距离芯片背面的深度不同的多级的场终止层的方法(例如，参照下述专利文献13、专利文献14)。
[0036]另外，作为其它场终止结构，提出了掺杂磷而成的场终止层(磷掺杂FS层)以及掺杂质子而成的场终止层(以下，称为质子掺杂FS层)这两层结构的场终止结构(例如，参照下述专利文献15、专利文献16)。在下述专利文献15中，通过设置磷掺杂FS层，从而与仅是质子掺杂FS层的场终止结构相比，能够降低质子掺杂FS层的杂质浓度。因此，能够实现生产率的提高、因电场缓和而确保耐压以及抑制浪涌电压。
[0037]现有技术文