制造过程中的状态的截面图。
[0122]图32是表示现有的FS-1GBT在制造过程中的状态的截面图。
[0123]图33是表示实施方式10的半导体装置的结构的立体图。
[0124]图34是表示比较例的半导体装置的结构的立体图。
[0125]图35是表示实施例4的半导体装置的P+型区深度与n+型区深度之差与闩锁电流之间的关系的特性图。
[0126]图36是表示实施例5的半导体装置的P+型区深度与n+型区深度之差与阈值电压之间的关系的特性图。
[0127]图37是表示实施例6的半导体装置的沟槽间隔与阈值电压Vth之间的关系的特性图。
[0128]符号说明
[0129]l:p+型集电层
[0130]2: η—型漂移层
[0131]3:p型基区
[0132]4、14:n+型发射区
[0133]5:沟槽
[0134]6:栅极绝缘膜
[0135]7:栅极
[0136]8、18、28:接触部
[0137]9:集电极
[0138]10:n+型缓冲层
[0139]13、23:p+型接触区
[0140]Ccc:栅极-集电极间电容
[0141]CCE:栅极-发射极间电容
【具体实施方式】
[0142]以下，参照附图详细说明本发明的半导体装置及半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在前缀有η或P的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于η或P的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
[0143](实施方式I)
[0144]对实施方式I的半导体装置的结构进行说明。图1是表示实施方式I的半导体装置的结构的立体图。在图1中示出了实施方式I的半导体装置的活性区的结构，但也可以配置包围活性区的周围的耐压结构部(省略图示)。活性区是导通状态时流通电流的区域。耐压结构部是缓和η—型漂移层(第一半导体层)2的基板正面侧的电场并保持耐压的区域，例如具有组合了保护环、场板和降低表面电场器件(Resurf)等的耐压结构。
[0145]如图1所示，在实施方式I的半导体装置中，在成为η—型漂移层2的η—型半导体基板(半导体芯片)的正面的表面层设有P型基区(第一半导体区)3。在P型基区3的内部，在基板正面侧的表面层选择性地设有η+型发射区(第二半导体区)4。从基板正面起在深度方向设有贯穿η+型发射区4和P型基区3而到达η—型漂移层2的沟槽5。多个沟槽5具有沿着与基板正面平行的方向(在图1中为纸面的进深方向，以下称为沟槽5的长度方向(第一方向:纵向))延伸的条状的平面布局。在沟槽5的内部，沿着沟槽5的内壁设有栅极绝缘膜6，在栅极绝缘膜6的内侧设有栅极(第一电极)7。
[0146]在基板正面侧的表面层的被沟槽5分离的台面区(沟槽5间的台面区)，以在基板正面整个面露出的方式设有P型基区3。即，P型基区3在沟槽5间的台面区中，具有沿着沟槽5的长度方向延伸的直线状的平面布局。另外，在沟槽5间的台面区，设置在P型基区3的内部的η+型发射区4在沟槽5的长度方向以预定间隔xl分散地配置。即，在沟槽5间的台面区，在沟槽5的长度方向上使以下两个部分交替重复配置，S卩，设置与沟槽5接触的η+型发射区4而成为发射极结构(单元)的部分以及在沟槽5间未设有η+型发射区4的部分。在同一台面区内，与设置在相邻的沟槽5的侧壁的各栅极绝缘膜6分别接触的η+型发射区4彼此在沟槽5并排的方向，即在与沟槽5的长度方向正交的方向(在图1中为纸面横向，以下称为沟槽5的宽度方向(第二方向:横向))隔开预定间隔x2而对置。
[0147]隔着沟槽5而设置在相邻的台面区的n+型发射区4彼此以在沟槽5的宽度方向不对置的方式配置。即，在隔着沟槽5而相邻的台面区，在沟槽5的宽度方向上，P型基区3的设有η+型发射区4的部分与未设有η+型发射区4的部分交替出现。优选沟槽5间的台面区的在沟槽5的宽度方向的宽度(以下，简称为宽度)被设计为尽可能窄。其理由是因为η+型发射区4在台面区中所占的比率变大，在后述的本发明的效果的基础上能够进一步提高沟道密度，能够降低导通电压。栅极7、η+型发射区4和P型基区3的表面上被层间绝缘膜(绝缘层:未图示)覆至
ΠΠ ο
[0148]在层间绝缘膜，在沟槽5的长度方向以预定间隔选择性地设有接触孔，发射极(第二电极:未图示)经由层间绝缘膜的接触孔而与η+型发射区4和P型基区3连接。即，η+型发射区4和P型基区3与发射极的接触部(电接触部)8选择性地设置在沟槽5的长度方向，P型基区3的在沟槽5的长度方向被设置在相邻的η+型发射区4之间的部分被层间绝缘膜覆盖。在图1的立体图的上表面，阴影部分是η+型发射区4和P型基区3与发射极的接触部8，没有阴影的部分是被层间绝缘膜覆盖的部分。如上所述，在台面区内，在沟槽5的长度方向上连续配置P型基区3，由此台面区的基板正面侧的整个表面层成为发射极电位。
[0149]在η—型半导体基板的背面的表面层设有P+型集电层(第三半导体层)1。在基板背面设有成为与P+型集电层I欧姆接合的集电极(第三电极)9。另外，在η—型半导体基板的背面的表面层，在与P+型集电层I相比距离基板背面更深的位置设有η+型缓冲层(第二半导体层)10。即，η+型缓冲层10配置在P+型集电层I与η—型漂移层2之间，并与P+型集电层I和η—型漂移层2接触。对于η+型缓冲层10的杂质浓度而言，η—型漂移层2侧的杂质浓度比P+型集电层I侧的杂质浓度低，成为从η—型漂移层2侧向P+型集电层I侧增加的杂质浓度分布。
[0150]η+型缓冲层10的厚度t3与η—型漂移层2的厚度(η—型漂移层2的被设置在P型基区3与η+型缓冲层10之间的部分的厚度)t2大致相同，或者比η—型漂移层2的厚度t2厚。具体而言，额定电压例如为600V以下，P型基区3的厚度丨1、11—型漂移层2的厚度丨2、11+型缓冲层10的厚度t3和P+型集电层I的厚度t4的总计(即半导体基板的厚度(硅厚度)D)为60μπι以下。n+型缓冲层10的厚度t3基于额定电压而被设定在例如15μηι?30μηι程度的范围内。通过设置满足了上述条件的η+型缓冲层10，从而在稳态切换时，从P型基区3与η—型漂移层2之间的ρη结延伸的耗尽层成为穿通η+型缓冲层10的构成。
[0151]接下来，对实施方式I的半导体装置的各部分的尺寸和杂质浓度进行说明。在例如额定电压为600V的情况下，耐压为700V左右，各部分的尺寸和杂质浓度为如下的值。图2是表示额定电压600V的半导体装置在深度方向的杂质浓度分布的特性图。在图2中示出从图1所示的半导体装置的发射极与η+型发射区4的界面(深度= 0μπι)起在深度方向上包括η+型发射区4、ρ型基区3、η—型漂移层2、η+型缓冲层10和P+型集电层I的区域的杂质浓度分布(在图3、图10、图16、图18、图20、图22中也是同样)。半导体基板的厚度D为ΘΟμπι。？型基区3的厚度tl为2.δμπ^ρ+型集电层I的杂质浓度为3.0 X 11Vcm3以上且3.6 X 11Vcm3以下，其厚度t4为1.Ομπι。从发射极与n+型发射区4的界面到η—型漂移层2与n+型缓冲层10的界面为止的深度为30μπι。即，η—型漂移层2的厚度t2为27.2μπι，η+型缓冲层10的厚度t3为29μπι。!!—型漂移层2的电阻率为23 Ω cm以上且26 Ω cm以下。η+型缓冲层10的峰浓度(集电极侧的杂质浓度)为1.1X 11Vcm3。此时，假定元件耐压为例如700V左右，在稳态切换时施加300V(额定电压的一半)的电压的情况下，耗尽层从发射极与n+型发射区4的界面扩展到36μπι左右的深度。即，耗尽层从η—型漂移层2与η+型缓冲层10的界面进入η+型缓冲层10的进入量为6μπι左右。额定电压600V的IGBT例如用于空调的变频控制。
[0152]另外，在例如额定电压为350V的情况下，耐压为370V左右，各部分的尺寸和杂质浓度为如下的值。图3是表示额定电压350V的半导体装置在深度方向的杂质浓度分布的特性图。半导体基板的厚度D为37μm。p型基区3的厚度tl为2.8μm。p+型集电层l的杂质浓度为4.2X 11Vcm3以上且6.0 X 11Vcm3以下，其厚度t4为1.Ομπι。从发射极与η+型发射区4的界面到η—型漂移层2与η+型缓冲层10的界面为止的深度为19μπι。即，η—型漂移层2的厚度t2为16.2μm，n+型缓冲层10的厚度t3为17μπι。!!—型漂移层2的电阻率为17 Ω cm+型缓冲层10的峰浓度为1.4 X 11Vcm3。此时，假定元件耐压例如为370V左右，在稳态切换时施加150V(额定电压的一半)的电压的情况下，耗尽层从发射极与n+型发射区4的界面扩展到28μπι左右的深度。即，耗尽层从η—型漂移层2与η+型缓冲层10的界面进入η+型缓冲层10的进入量为9μπι左右。额定电压300V以上且400V以下程度的IGBT例如用于HEV(Hybrid Electric Vehicle:混合动力电动汽车)的发动机部分(BAS:Belted Alternator Starter，带交流发电机起动机)。
[0153]这样，在本发明中，使n+型缓冲层10的厚度t3与η—型漂移层2的厚度t2大致相同，或者比η—型漂移层2的厚度t2厚，而使额定电压为600V以下(将半导体基板的厚度D设为60μπι以下)，在沟槽5间的台面部的基板正面侧的整个表面层配置发射极电位的P型基区3，由此因空穴从P型基区3向发射极引出所引起的导通电压的增加少。另一方面，像以往(例如相当于上述专利文献5的技术的现有结构(图24))那样，在沟槽105间的台面区内，在沟槽105的长度方向以预定间隔配置多个P型基区103而维持IE效应的结构中，半导体基板的厚度D薄到60μπι以下的情况下，η—型漂移层102的电阻变低，因此在η—型漂移层102的被设置在P型基区103之间的部分(浮置η—区)难以累积空穴，IE效应变小。因此，在额定电压为600V以下的情况下，不是像以往那样维持IE效应的结构，而是像本发明那样通过在沟槽5间的台面区的基板正面侧的整个表面层配置发射极电位的P型基区3，从而提高沟道密度，增加电子向η—型漂移层2的注入量的结构即可。
[0154]另外，在像本发明那样，在沟槽5间的台面区的基板正面侧的整个表面层配置了发射极电位的P型基区3的构成中，例如在额定电压为1200V以上的情况下，由于会从P型基区3向发射极引出空穴，所以IE效应变小，导通电压变高。因此，为了实现低导通电压，优选将额定电压设为600V以下的程度。另外，由于将沟槽5间的台面区的基板正面侧的整个表面层设为发射极电位的P型基区3，所以设置在沟槽5的侧壁的栅极绝缘膜6的大部分成为栅极-发射极间电容Cce。由于栅极绝缘膜6与η—型漂移层2的接触面积变小，所以与将台面区内的P型基区分割为多个从而将单位单元的台面区内的有限的区域作为发射极结构的现有结构(图24)相比，栅极-集电极间电容Ccc变小，能够减少开关损耗。另外，由于将沟槽5间的台面区的基板正面侧的整个表面层设为发射极电位的P型基区3，所以在用于形成P型基区3的离子注入时不需要掩模。因此，能够减少在制造工序中使用的掩模的片数。
[0155]接下来，对实施方式I的半导体装置的制造方法进行说明。首先，作为起始晶片，例如准备成为η—型漂移层2的η—型的半导体晶片。接着，从半导体晶片的正面形成预定深度的多个沟槽5。沟槽5的深度是不到达在后述的工序中形成在基板背面侧的η+型缓冲层10的深度。接下来，在沟槽5的内部，沿着沟槽5的侧壁形成栅极绝缘膜6。接着，在沟槽5的内部的栅极绝缘膜6的内侧形成栅极7。接下来，例如通过从基板正面侧进行p型杂质的离子注入，从而在沟槽5间的台面区的基板正面侧的整个表面层以比沟槽5的深度浅的深度形成P型基区3。
[0156]接下来，通过使用与n+型发射区4的形成区域对应的部分呈开口的掩模，从基板正面侧进行η型杂质的离子注入，从而在P型基区3的内部选择性地形成n+型发射区4。接着，利用通常的方法在半导体晶片的正面形成层间绝缘膜、发射极等其余的正面元件结构。此时，在层间绝缘膜，在沟槽5的长度方向以预定间隔选择性地形成接触孔。接下来，从半导体晶片的背面例如以I X 114/cm2左右进行砸(Se)的离子注入，之后在900°C左右的温度下进行2小时左右的热处理(退火)，由此在半导体晶片的背面的表面层形成预定厚度的n+型缓冲层10。由此，残留在n+型缓冲层10与P型基区3之间的η—型层成为η—型漂移层2。
[0157]代替砸的离子注入，可以通过以不同的剂量多次注射(多级注射)质子(H+)来形成η+型缓冲层10。通过砸的离子注入、质子的多级注射来形成η+型缓冲层10，从而成为η+型缓冲层10的杂质浓度从η—型漂移层2侧向P+型集电层I侧增加的杂质浓度分布。另外，例如在通过磷(P)的离子注入而形成η+型缓冲层10的情况下，由于对于硅的扩散系数小，所以难以得到深的扩散区，但通过扩散系数大的砸的离子注入来形成η+型缓冲层10，能够得到深的扩散区。
[0158]接下来，通过从晶片背面以例如1.0 X 11Vcm2以上且4.0X 11Vcm2以下的剂量进行P型杂质的离子注入，从而在半导体晶片的背面的表面层(即η+型缓冲层10的表面层)以比η+型缓冲层10薄的厚度形成P+型集电层I。在P+型集电层I的剂量小于1.0 X 11Vcm2的情况下，无法形成与集电极9的欧姆接合，因此不优选。其后，通过利用通常的方法在半导体晶片的背面形成集电极9等，从而完成图1所示的半导体装置。在上述的半导体装置的制造方法中，在起始晶片的厚度比产品厚度厚的情况下，例如可以在形成η+型缓冲层10之前，从背面侧磨削半导体晶片，磨削到用作半导体装置的产品厚度的位置为止即可。
[0159]如上所说明，根据实施方式I，采用在沟槽间的台面区的基板正面侧的整个表面层配置发射极电位的P型基区，提高发射极侧的沟道密度，从而成为增加了电子向η—型漂移层的注入量的结构，且使η+型缓冲层的厚度与η—型漂移层的厚度大致相同，或者比η—型漂移层的厚度厚，由此能够在额定电压600V以下降低导通电压。另外，根据实施方式1，通过在沟槽间的台面区的基板正面侧的整个表面层配置发射极电位的P型基区，从而使栅极绝缘膜与η—型漂移层的接触面积变小，因此能够栅极-集电极间电容变小，降低开关损耗。另外，根据实施方式I，由于在沟槽间的台面区的基板正面侧的整个表面层设置P型基区，所以在用于形成P型基区的离子注入时不需要掩模。因此，能够降低制造工序中使用的掩模片数。另外，根据实施方式I，由于额定电压为600V以下，是低耐压，所以相对于耐压的大小，导通电压不变高。因此，能够维持耐压，并且能够实现低导通电压。
[0160](实施方式2)
[0161]接下来，对实施方式2的半导体装置的结构进行说明。图4是表示实施方式2的半导体装置的结构的立体图。实施方式2的半导体装置与实施方式I的半导体装置的不同之处在于在P型基区3的内部设置沿着沟槽5的长度方向延伸的呈条状的P+型接触区(第三半导体区)13，且将与发射极的接触部18设置成沿着沟槽5的长度方向延伸的条状。在图4的立体图上表面，阴影部分是η+型发射区4、ρ+型接触区13和P型基区3与发射极的接触部18，没有阴影的部分是被层间绝缘膜覆盖的部分(在图5中也是同样)。另外，在台面区内沿着沟槽5的长度方向延伸的2条虚线的内侧的部分为P+型接触区13 (在图5中也是同样)。
[0162]具体而言，如图4所示，在P型基区3的内部，在同一台面区内，在沟槽5的宽度方向，在相邻的n+型发射区4间设有P+型接触区13。?+型接触区13被设置成在基板正面侧的表面层沿着沟槽5的长度方向延伸的条状。即，P+型接触区13被设置在P型基区3的成为发射极结构(单元)的部分，并且也被设置在P型基区3的未设有n+型发射区4的部分(在发射极结构之间的部分)。
[0163]另外，P+型接触区13在P型基区3的未设有n+型发射区4的部分中可以与沟槽5侧壁的栅极绝缘膜6接触。此时，通过可实现不使阈值电压Vth上升和维持n+型发射区4的杂质浓度的设计条件或制造工序而形成P+型接触区13。在层间绝缘膜设有沿着沟槽5的长度方向延伸的呈条状的接触孔。发射极(未图示)经由层间绝缘膜的接触孔而与n+型发射区4、p+型接触区13和P型基区3连接。
[0164]对于实施方式2的半导体装置的制造方法，例如可以在实施方式I的半导体装置的制造方法中