专利名称：芯片尺寸封装内的可靠焊料块耦合的制作方法
技术领域：
此描述涉及芯片尺寸封装内的可靠焊料块耦合。
背景技术：
半导体装置的晶片级芯片尺寸封装(WLCSP)内的焊料块的耦合(例如，接点)的可靠性在WLCSP组合件的制造期间是关键问题。焊料块与晶片级芯片尺寸封装的其余部分之间的不可靠耦合可在可靠性测试期间和/或在WLCSP在计算应用中的使用期间导致WLCSP的故障(例如，机械故障、电子故障)。举例来说，WLCSP内的ー些已知的焊料块配置在可靠性测试期间和/或在WLCSP的焊料块的使用期间往往会以不合意的速率断裂。举例来说，可靠性测试(例如，板级跌落测试)可导致焊料块在囊封层(例如，聚酰亚胺层)的开ロ与下面接合了焊料块的结合垫之间的接合点处在焊料块的隅角处以不合意的方式从结合垫抬离和/或断裂。因此，需要解决目前技术的不足并提供其它新的且创新的特征的方法和设备。
发明内容
在ー个一般方面中，一种设备可包含半导体衬底，其包含至少ー个半导体装置；以及金属层，其安置于所述半导体衬底上。所述设备可包含非导电层，所述非导电层界定开ロ且所述非导电层的横截面部分界定安置于所述金属层中的凹口上方的突出部，且所述设备可包含焊料块，所述焊料块具有安置于所述金属层与由所述非导电层界定的突出部之间的一部分。在另一一般方面中，ー种方法可包含在半导体衬底上形成金属层，且在所述金属层上形成包含开ロ的非导电层。所述方法可包含界定在所述开ロ内且在所述非导电层下方的金属层中对准的空腔的至少一部分。所述方法还可包含将焊料块的至少一部分安置于所述空腔内。在又一一般方面中，一种设备可包含半导体衬底，其包含至少ー个半导体装置；以及非导电层，其界定开ロ。所述设备可包含安置于所述半导体衬底与非导电层之间的金属层。所述金属层可界定凹ロ，所述凹ロ的一部分安置于所述开ロ下方，且所述凹ロ的一部分具有比所述非导电层的开ロ的沿着金属层与非导电层之间的界面而对准的一部分的宽度大的览度。附图和以下描述中陈述ー个或ー个以上实施方案的细节。通过所述描述和图式，且通过权利要求书，其它特征将显而易见。
图IA是说明根据ー实施例的芯片尺寸封装的一部分的焊料块的横截面图。图IB是说明图IA中所示的芯片尺寸封装的所述部分的俯视横截面图的图。图2A到2E是说明用于产生芯片尺寸封装的一部分的方法的横截面图。图3是说明根据ー实施例的用于形成芯片尺寸封装的一部分的方法的流程图。图4是根据一实施例的芯片尺寸封装的横截面部分的扫描电子显微镜(SEM)图像。图5是根据一实施例的芯片尺寸封装的横截面部分的另ー SEM图像。
具体实施例方式图IA是说明根据ー实施例的芯片尺寸封装IOO(CSP)的一部分的焊料块160的横截面图。图I中所示的芯片尺寸封装100的所述部分可为晶片级芯片尺寸封装(WLCSP)。焊料块160耦合到(例如，接触、结合到)非导电层130(其还可称作囊封层)和/或块下金属化(UBM)层140。UBM层140 (其还可称作导电层)安置于半导体衬底150上。半导体衬底150可包含各种半导体装置和/或特征，例如晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、垂直M0SFET、横向M0SFET、双极结晶体管(BJT))、ニ极管、电阻器、电感器、通路、金属层等等。在本文中所描述的实施例中的若干实施例中，术语顶部和底部(其与图的顶部和底部对应(当正面朝上定向时))用于指代特征(例如，芯片尺寸封装100的部分的特征)。因为许多特征在芯片尺寸封装100的部分内有镜像，所以出于简单起见，一般仅在芯片尺寸封装100的部分的ー侧上展示数字。而且，本文中的图中所示的特征中的一些特征可能未按比例绘制。在一些实施例中，UBM层140可为或可包含各种类型的金属(或其组合)，例如，铜(Cu)、金(Au)、铝(Al)、镍(Ni)、钛(Ti)、钒(V)、钼(Pt)等等。在一些实施例中，UBM层140可包含非金属导电材料，例如多晶娃材料。在一些实施例中，UBM层124可为(例如)使用半导体沉积处理技术(例如，化学气相沉积(CVD)技术、亚大气压CVD技木)沉积的层。在一些实施例中，UBM层140可具有一微米的分数(例如，O. 2μπι、0. 5μπι)与若干微米(例如，1レ111、3レ111、1(^111)之间的厚度。在一些实施例中，UBM层140可界定焊料块160的至少一部分可耦合到的结合垫(例如，结合垫区域)。在一些实施例中，UBM层140可包含ー个或ー个以上层，其各自可包含ー种或ー种以上不同类型的导电材料。在一些实施例中，非导电层130可为或可包含(例如)聚酰亚胺、聚苯并ニ恶唑(ΡΒ0)、苯并环丁烯(BCB)、ニ氧化硅、氮化硅等等。在一些实施例中，非导电层130可为(例如)使用半导体沉积处理技术沉积的层和/或可为光界定的层。在一些实施例中，非导电层130可具有一微米的分数(例如，O. 2μπι、0· 5μπι)与若干微米(例如，1レ111、3レ111、1(^111、15μπι、20μπι)之间的厚度。如图IA中所示，焊料块160经由非导电层130内的开ロ 134而耦合到UBM层140。具体来说，焊料块160具有安置于由UBM层140界定的凹ロ 144 (还可称作凹穴)内的底部部分162。在一些实施例中，可使用各种材料(或其组合)形成焊料块160，所述材料包含银(Ag)、锡(Sn)、铜(Cu)、镍(Ni)等等(例如，SAC、SNC、SACX和其它锡(Sn)基合金)。在一些实施例中，焊料块160可不耦合到(例如，可不接触)非导电层130的至少ー些部分(例如，上部部分、中间部分)。如图IA中所示，凹ロ 144是由斜壁143 (例如，侧壁)和由平坦(例如，大体上平坦)底部表面145界定。在一些实施例中，可使用蚀刻エ艺(例如，各向同性蚀刻エ艺(例如，湿式蚀刻エ艺)和/或各向异性蚀刻エ艺(例如，反应性离子蚀刻(RIE)エ艺))将凹ロ 144形成于UBM层140内。在一些实施例中，用于在UBM层140中产生凹ロ 144的蚀刻エ艺可称作过蚀刻エ艺，因为所述蚀刻移除了非导电层130的至少一部分下方的材料。 在一些实施例中，凹ロ 144可具有与图IA中所示的轮廓不同的轮廓(例如，横截面轮廓)。举例来说，在一些实施例中，凹ロ 144的壁143可具有与图IA中所示的斜度不同的斜度。在一些实施例中，凹ロ 144的壁143可为大体上垂直的。在一些实施例中，凹ロ144的底部可为弯曲的(例如，向上凹、向下凹)、可为平坦的、可具有倾斜部分等等。如图IA中所示，由非导电层130界定的突出部132沿着非导电层130与UBM层140之间的界面142对准。界面142沿着平面C对准。在一些实施例中，非导电层130的突出部132可被称作悬臂。当从突出部132下方蚀刻掉UBM层140的在所述突出部下方的部分(例如，使用各向同性蚀刻エ艺蚀刻棹)时，可形成所述突出部。下文结合(例如)图2A到5描述与突出部的形成相关的更多细节。在此实施例中，突出部132和凹ロ 144共同界定空腔164(或缝隙)。具体来说，凹ロ 144的壁143以及突出部132的底部表面共同界定空腔164的至少一部分。焊料块160的在凹ロ 144内的底部部分162的一部分安置于空腔164内。底部部分162的所述部分具有耦合到(或接触)突出部132的底部表面的上部表面。在一些实施例中，焊料块160的底部部分162的所述部分可在焊料块160的回流エ艺期间安置于空腔164内。回流エ艺可包含加热焊料块160直到焊料块160的至少一部分熔化。下文结合(例如)图2A到5描述与空腔164内的焊料块的形成相关的更多细节。非导电层130的突出部132可充当保持部件，所述保持部件经配置以将焊料块160牢固地(不抬离)固持在芯片尺寸封装100的部分内。在一些实施例中，非导电层130的突出部132可在焊料块160(和/或芯片尺寸封装100的部分)的可靠性测试(例如，应变测试)期间和/或在芯片尺寸封装100的部分正用于(例如)计算应用中时出于可靠性目的而充当保持部件。举例来说，突出部132可防止(或大体上防止)在板级跌落测试(BLDT)期间焊料块160断裂(在焊料块160内)，或变得与芯片尺寸封装100的部分(例如，UBM层140和/或非导电层130)脱开。在板级跌落测试期间，可(使用对象)向焊料块160施加向下的力(沿着方向A)，其可导致或产生在向上方向上(沿着方向B)的回弾力(例如，弹回力)。回弾力可导致焊料块160或其一部分断裂和/或抬离(沿着方向B)金属层140。突出部132可牢固地固持焊料块160且可防止焊料块160响应于向上的力(沿着方向B)而断裂和/或抬离。此实例机制不应被视为限制性实例，因为使用本文中所描述的技术可防止或大体上防止许多可能的故障机制。在不形成导致突出部132的形成的凹ロ 144的情况下，UBM层140将不具有安置于凹ロ 144内的底部表面145，凹ロ 144安置于平面C下方。替代地，在无凹ロ的UBM层中，焊料块的底部边缘将终止于UBM层(其不具有凹ロ且将沿着平面完全(或大体上)是平坦的)与非导电层之间的接合点(例如，相交点)处，且将不存在突出部。在此无凹ロ配置中，在可靠性测试期间，焊料块可响应于向下的力和后续的向上的力而开始在接合点处断裂。此实例机制不应被视为限制性实例，因为使用本文中所描述的技术可防止或大体上防止许多可能的故障机制。如在无凹ロ配置中所描述的接合点(例如，相交点)被排除在图IA中所示的配置、之外。替代地，焊料块160的沿着凹ロ 144的底部表面145的底部表面167终止于凹ロ 144的壁143处，壁143是由与凹ロ 144的材料相同的材料制成。焊料块160的底部部分162的部分在空腔164的上部隅角中具有终止于非导电层130与金属层140之间的接合点(例如，相交点)处的一点。然而，此接合点(例如，相交点)位于突出部132下方。因此，可防止(或大体上防止)响应于向下的力(沿着方向A)和/或后续的向上的力(沿着方向B)的接合点处的断裂。在无凹ロ配置中原本分布于或指向于焊料块160内且可导致焊料块160内的断裂的力(例如，力向量)可替代地施加于非导电层130的突出部132上，以防止如图IA中所示的芯片尺寸封装100配置的部分的焊料块160内的断裂。换句话说，突出部132可经配置以通过改变焊料块160内(或针对焊料块160)的力的施加而防止或大体上防止可靠性测试(和/或在计算应用内使用芯片尺寸封装100的部分)期间的故障。换句话说，一些カ将施加于非导电层130的突出部132上,且分布于非导电层130和/或UBM层140内的其它地方，而不是分布于焊料块160内。此实例机制不应被视为限制性实例，因为使用本文中所描述的技术可防止或大体上防止许多可能的故障机制。在形成凹ロ 144的情况下，焊料块160的底部部分162可耦合到的表面区域还大于在不形成凹ロ 144的情况下焊料块160可耦合到的表面区域。而且，与无凹ロ芯片尺寸封装配置(未图示)的表面区域相比，在形成凹ロ 144的情况下可施加(且展开)力(例如，在可靠性测试期间施加力)的表面区域也较大。具体来说，焊料块160层可耦合到(例如，接触、结合到)凹ロ 144的壁143、凹ロ 144的底部表面145、突出部132的底部表面，和/或在非导电层130内界定开ロ 134的壁。图IB是说明图IA中所示的芯片尺寸封装100的部分的俯视横截面图的图。芯片尺寸封装100的部分的俯视图说明仅在图IA中所示的平面C上方切得的芯片尺寸封装100。突出部132的底部表面(仅在平面C上方)展示于图IB中。凹ロ 144的壁143的边缘(仅在平面C下方)以虚线展示于图IB中。在此实施例中，非导电层130的开ロ 134和凹ロ 144的壁143的边缘展示为具有圆形形状。在一些实施例中，非导电层130的开ロ 134和/或凹ロ 144的壁143的边缘可具有不同形状(或横截面轮廓)，例如六边形、正方形、弯曲形、椭圆形、矩形等等。在ー些实施例中，非导电层130的开ロ 134和凹ロ 144的壁143的边缘可具有不同形状(或横截面轮廓)。如图IB中所示，突出部132在凹ロ 144上方延伸。如图IB中所示，凹ロ 144具有大于开ロ 134的宽度D的宽度E。在一些实施例中，凹ロ 144的宽度E可为凹ロ 144的最大宽度，且开ロ 134的宽度D可为开ロ 134的最小宽度。在一些实施例中，宽度D和/或宽度E 可在 50μπι 与 500μπι 之间 Π^ι^Π，100μπι、175μπι、220μπι、400μπι)。在一些实施例中，宽度D和/或宽度E可小于50 μ m或大于500 μ m。在一些实施例中，宽度D与宽度E之间的差可大致在数微米(例如，1レ111、1(^111)与数毫米(例如，O. 3mm、O. 4mm、1mm、2mm)之间。在一些实施例中，宽度D与宽度E之间的差可小于数微米或大于数毫米。在一些实施例中，宽度D与宽度E之间的差可大致等于图IA中所示的深度Q。在一些实施例中，宽度D与宽度E之间的差可大于深度Q，或小于深度Q。在一些实施例中，宽度D和/或宽度E可大致在焊料块160 (图IA中所示)的直径 的约50%与150%之间。举例来说，宽度D和/或宽度E可为焊料块160的直径的约65%。在一些实施例中，宽度D和/或宽度E可为焊料块160的直径的约80%。作为另ー实例，宽度D和/或宽度E可为焊料块160的直径的约105%。返回參看图1A，在一些实施例中，凹ロ 144的壁143可具有比图IA中所示的斜度大的斜度，或可不倾斜(例如，可垂直或大体上垂直)。在一些实施例中，凹ロ 144的壁143可朝向开ロ 134向内倾斜(从底部到顶部)(例如，顶部宽度小于底部宽度)，而不是如图IA中所示远离开ロ 134(从底部到顶部)。在一些实施例中，UBM层140的凹ロ 144的底部表面145可不平坦(例如,可弯曲或不平)。在一些实施例中，凹ロ 144的底部表面145可具有比开ロ 134的宽度(例如，最小宽度)(如图IB中的宽度D所示)大的宽度(例如，最大宽度)。如图IA中所示，突出部132具有三角形(或尖的)横截面形状。在一些实施例中，突出部132可具有不同于三角形横截面形状的形状。换句话说，界定开ロ 134的壁可具有与图IA中所示的轮廓不同的轮廓。举例来说，在非导电层130内界定开ロ 134的壁可为垂直的(或大体上垂直的)。在此些实施例中，突出部132的横截面形状可为大体上正方形、矩形、弯曲等等。在一些实施例中，突出部132可界定开ロ 134的轮廓的至少一部分。在一些实施例中，在非导电层130内界定开ロ 134的壁可从开ロ 134的底部朝向开ロ 134的顶部向内倾斜(顶部宽度小于底部宽度)，而不是如图IA中所示远离开ロ 134(从底部到顶部)。在一些实施例中，界定开ロ 134的壁可弯曲等等。在一些实施例中，空腔164的至少一部分和焊料块160的底部部分162的安置于其中的部分可各自具有三角形横截面形状。在一些实施例中，空腔164和/或焊料块160的底部部分162的安置于其中的部分可具有不同于三角形(或尖的)横截面形状的形状。举例来说，空腔164和焊料块160的底部部分106的安置于其中的部分可具有矩形或正方形横截面轮廓(如果壁143不倾斜)。尽管在图IA中未明确展示，但可在焊料块160与UBM层140之间的界面中的任一者处(或沿着其)形成金属间层。在一些实施例中，还可在焊料块160与非导电层130之间的界面中的任ー者处(或沿着其)形成金属间层。因此，可沿着多个表面形成金属间层。举例来说，可沿着凹ロ 144的壁143、沿着凹ロ 144的底部表面145、沿着突出部132的底部表面(沿着平面C对准)，和/或沿着在非导电层130内界定开ロ 134的壁，而形成金属间层。因此，可沿着凹ロ 144的壁143、突出部132的底部表面，和/或沿着凹ロ 144的底部表面145 (其全部均安置在平面C下方)形成焊料块160的金属间层。在一些实施例中，图IA中所示的芯片尺寸封装100可界定大致相同大小的封装(或比裸片(由半导体衬底150形成)略大(例如，比其大多达约I. 2倍))。因此，芯片尺寸封装100的部分可为(或界定)独立的离散组件，其不包含(例如)例如衬底或引线框等芯片载体，和/或围绕半导体衬底150的模具。虽然未图示，但多个焊料块(类似于焊料块160)可稱合(例如,与焊料块160横向稱合)到非导电层130和/或金属层140。在一些实施例中，多个焊料块之间的间距可小于I毫米(_)。在一些实施例中，多个焊料块之间的间距在一些实施例中可大于或等于1_。图2A到2E是说明用于产生芯片尺寸封装200的一部分(例如，图IA中所示的芯片尺寸封装100的部分)的方法的横截面图。在图2A到2E中，执行各种操作(例如，半导体处理操作)以形成芯片尺寸封装200的所述部分(和与图2A到2E中所示的芯片尺寸封 装200的所述部分横向的芯片尺寸封装200的其它部分(未图示))。图2A到2E是说明形成芯片尺寸封装200的所述部分可能需要的步骤中的仅ー些步骤(例如，程序、エ艺)的简化图。在一些实施例中，额外的半导体处理操作(例如，掩蔽步骤、蚀刻步骤、沉积步骤、抛光步骤)可用于产生芯片尺寸封装200的所述部分。在ー些实施例中，包含于芯片尺寸封装200的所述部分中(或界定其至少一部分)的裸片可具有许多半导体装置(例如，MOSFET装置)(其可相对于彼此横向定向)和/或类似于图2A到2D中所示的特征的特征以预先界定的图案散布于其中。出于简单起见，一般仅在图2A到2E中的芯片尺寸封装200的所述部分的ー侧上展示数字。图2A是说明在开ロ 234已形成于安置在块下金属化(UBM)层240 (其可称作导电层)上的非导电层230中之后芯片尺寸封装200的所述部分的横截面图。非导电层230 (其可为钝化层或囊封层)可包含聚酰亚胺、PB0、BCB、ニ氧化硅、氮化硅等等。非导电层230可经图案化以形成开ロ 234，可经由开ロ 234接近金属层240。可使用光刻技术将开ロ 234形成于非导电层230内。换句话说，开ロ 234可为非导电层230内的光界定的开ロ。在ー些实施例中，非导电层230可包含使用ー种或ー种以上不同类型的非导电材料形成的ー个或ー个以上层。UBM层240可安置于半导体衬底250上，半导体衬底250可包含各种半导体装置和/或特征，例如晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT))、ニ极管、电阻器、电感器、通路、金属层等等。在一些实施例中，可使用掩蔽、蚀刻和/或沉积技术形成UBM层240。在一些实施例中，UBM层240可为晶种层，且UBM层240可为或可包含各种类型的金属(或其组合)，例如，铜(Cu)、金(Au)、铝(Al)、镍(Ni)、钛(Ti)、钒(V)、钼(Pt)等等。在一些实施例中，UBM层240可为使用(例如)蚀刻技术的经图案化层。在一些实施例中，UBM层240可充当焊料扩散阻挡物以用于抑制焊料块260 (其如图2D和2E中所示稍后形成)的熔化焊料扩散到半导体衬底250中，且可充当焊料块260可耦合到的导体。在一些实施例中，半导体衬底250可在UBM层240和/或非导电层230的处理(和/或下文所描述的处理步骤)期间包含于硅晶片中(例如，可为其一部分)。换句话说，可对包含半导体衬底250的硅晶片执行与UBM层240和/或非导电层230相关联的处理(和/或下文所描述的处理步骤)。在一些实施例中，半导体衬底250可为或可包含与半导体衬底相关联的各种类型的半导体处理技术，所述半导体衬底包含(但不限于)(例如)硅(Si)、锗(Ge)、硅锗(SiGe)、神化镓(GaAs)、碳化硅(SiC)、III-V型半导体衬底、II-VI型半导体衬底等等。图2B是说明UBM层240中的凹ロ 244的形成的图。使用蚀刻エ艺(还可称作蚀刻エ艺)使凹ロ 244形成于UBM层240中。在一些实施例中，可使用各向同性蚀刻(例如，湿式蚀刻)エ艺形成凹ロ 244。在一些实施例中，可使用各种各向异性蚀刻技术(例如，反应性离子蚀刻(RIE))和/或各向同性蚀刻技术来形成凹ロ 244。在UBM层240中蚀刻凹ロ导致形成非导电层230在UBM层240的凹ロ 244上方延伸的突出部232。换句话说，非导电层230的突出部232在UBM层240的位于突出部232下方的部分被蚀刻掉之后仍留存。在一些实施例中，非导电层230的突出部232可被称作悬臂。在一些实施例中，用于产生图2B中所示的阶段的蚀刻エ艺可包含多种化学物质。 举例来说，蚀刻エ艺可包含硫酸溶液、硝酸溶液、柠檬酸溶液、过硫酸铵溶液、硝酸铈铵溶液等等。在一些实施例中，这些溶液中的一者或一者以上可包含过氧化物。在一些实施例中，蚀刻エ艺可包含I份活性材料50到1000份水之间的相对稀释的溶液。所述活性材料可包含材料的组合。在一些实施例中，蚀刻エ艺的持续时间可基于用于蚀刻エ艺的化学物质而变化。举例来说，蚀刻エ艺可具有约I分钟与20分钟之间的持续时间。在一些实施例中，蚀刻エ艺可具有约5分钟、10分钟等的持续时间。在一些实施例中，持续时间可少于I分钟或大于20分钟。在一些实施例中，持续时间可取决于蚀刻化学物质、凹ロ 244的目标深度、凹ロ244的目标宽度等等。在一些实施例中，凹ロ 244可具有可为约ー微米的分数(例如，O. 3 μ m、0. 5 μ m)到数微米(例如，1レ111、3レ111、5レ111、1(^111)的深度F。在一些实施例中，凹ロ 244的深度F可为UBM层240的厚度G的分数。在一些实施例中，凹ロ 244的深度F与UBM层240的厚度G的比率可大致在I : 100到I : 2之间。在一些实施例中，厚度G可为约若干微米(例如，5μπι、10μπι、15μπι)。类似地，非导电层230的厚度I可为约若干微米(例如，5 μ m、10 μ m、15 μ m)。在一些实施例中，UBM层240的厚度G可与非导电层的厚度I大致相同。在ー些实施例中，UBM层240的厚度G可大于，或小于非导电层230的厚度I。当使用各向同性蚀刻形成凹ロ 244的深度F时，突出部232 (悬在凹ロ 244上方)的长度H可与凹ロ 244的深度F大致相同。因此，突出部232的长度H可为约ー微米的分数(例如,O. 3 μ m、O. 5 μ m)到数微米(例如，I μ m、3 μ m、5 μ m)。在一些实施例中,可使用各种各向异性蚀刻技术和/或各向同性蚀刻技术来形成凹ロ 244。在此些实施例中，突出部232可具有不同于凹ロ 244的深度F的长度H(例如，比其短)。在一些实施例中，所述蚀刻以在UBM层240中产生凹ロ 244可具有在数秒(例如，20秒、50秒)与若干分钟(例如，2分钟、5分钟、10分钟)之间的持续时间。在一些实施例中，用以形成凹ロ 244的蚀刻エ艺的持续时间可取决于用于产生UBM层240的材料和/或用于蚀刻エ艺中的蚀刻剂。在一些实施例中，用于形成凹ロ 244的蚀刻エ艺的持续时间可比在将焊料块260耦合到UBM层240之前用于制备(例如，清洁)UBM层240的表面的エ艺显著长。
如图2B中所示，突出部232和凹ロ 244共同界定空腔246。具体来说，凹ロ 244的壁以及突出部232的底部表面共同界定空腔246的至少一部分。在一些实施例中，蚀刻エ艺可充当预先清洁。在一些实施例中，蚀刻エ艺可从非导电层230和/或UBM层240清洁有机材料、氧化物(例如，氧化铜)等。在一些实施例中，蚀刻エ艺可清洁非导电层230和/或UBM层240的ー个或ー个以上部分。图2C是说明在非导电层230和UBM层240上形成助焊剂层270的图。助焊剂层270可经由网孔(例如，预先制造的筛网)安置于非导电层230和UBM层240上。如图2C中所示，助焊剂层270安置于非导电层230的开ロ 234内以及UBM层240的凹ロ 244内。在一些实施例中，助焊剂层270可具有比将安置于助焊剂层270上的焊料块的直径大的宽度R。助焊剂层270可为经配置以促进将焊料块粘附到非导电层230和/或UBM层240的流动剂。助焊剂层270可为(例如)水溶性助焊剂、免清洗助焊 剂、环氧树脂助焊剂等等。在一些实施例中，助焊剂层270可包含ー个或ー个以上层，其各自包含ー种或ー种以上不同类型的助焊剂材料。图2D是说明在已执行回流エ艺之前安置于非导电层230的开ロ 234内的焊料块260的图。如图2D中所示，在已执行回流之前，当焊料块260安置于开口内吋，焊料块260位于空腔246 (和/或凹ロ 244的其它部分)的外部。虽然图2D中所示的焊料块260具有球形形状，但在ー些实施例中，焊料块260可不具有球形形状。举例来说，焊料块260的至少一部分可具有平坦表面。如上文所论述，在一些实施例中，可使用各种材料(或其组合)形成焊料块260，所述材料包含银(Ag)、锡(Sn)、铜(Cu)、镍(Ni)等等(例如，SAC、SNC、SACX和其它锡(Sn)基合金)。图2E是说明在已执行回流エ艺之后安置于非导电层230的开ロ 234内的焊料块260的图。在已执行回流エ艺之后，焊料块260的在凹ロ 244内的部分263安置于空腔246内。焊料块260的部分263具有耦合到(或接触)突出部232的底部表面的上部表面。在一些实施例中，回流エ艺可为相对高温的回流エ艺，其熔化焊料块260且致使焊料块260的部分263填充空腔246。在一些实施例中，回流エ艺的温度可在(例如)50°C与500°C之间变化(例如，2500C )，且回流エ艺的持续时间可在数分钟与数小时(例如，10分钟、20分钟)之间变化。回流エ艺的温度和/或持续时间可依据焊料块260的化学物质、助焊剂层(图2C和2D中所示)的化学物质、凹ロ 244和/或空腔246的大小等等而变化。图2C和2D中所示的助焊剂层270可促进回流エ艺以及熔化的焊料块260对空腔246的填充。在回流エ艺期间，助焊剂层270可熔化和/或蒸发。尽管未图示，但在ー些实施例中，助焊剂层270可由不完全熔化和/或蒸发的材料制成。在此些实施例中，助焊剂层270可围绕焊料块260的至少一部分形成套圈。通过形成凹ロ 244和空腔246，焊料块260可粘附到的表面区域可比没有凹ロ 244和/或空腔246情况下的表面区域大。此可通过比较图2A(其排除凹ロ 244和空腔246)与图2B (其包含凹ロ 244和空腔246)而在视觉上观察出。増加的表面区域可促进将焊料块260粘附至IJ UBM层240和/或非导电层230。在一些实施例中，在回流エ艺期间，可形成金属间层(未图不)。在一些实施例中，金属间层的至少一部分可形成于焊料块260的块体与UBM层240的至少一部分和/或非导电层230的至少一部分之间的任何界面处。 在一些实施例中，不使用回流エ艺，可使用镀敷技术形成焊料块260 (或其变化形式)。镀敷技术可包含沉积ー个或ー个以上阻挡层和/或晶种层、光掩蔽、焊料镀敷、光致抗蚀剂剥离等等。图3是说明根据ー实施例用于形成芯片尺寸封装的一部分的方法的流程图。芯片尺寸封装的部分可类似于上文所描述的芯片尺寸封装的部分(例如，图I中所示的芯片尺寸封装100的部分)。在半导体衬底上形成金属层(方框310)。可使用ー个或ー个以上沉积技术将金属层沉积于半导体衬底上。在一些实施例中，金属层可为块下金属(UBM)层。在金属层形成于半导体衬底上之前，各种类型的半导体装置(例如，MOSFET装置)和/或其它特征(例如，沟槽、衬垫等)可形成于半导体衬底内。在一些实施例中，金属层可包含例如铜等材料。在金属层上形成包含开ロ的非导电层(方框320)。在一些实施例中，非导电层可 用光的方式界定于金属层上。在一些实施例中，不同类型的非导电层可形成于例如聚酰亚胺层等金属层上。在一些实施例中，开ロ可具有斜壁或可具有垂直的壁。所述开ロ可经界定以使得焊料块的至少一部分可放置于所述开口内。所述开ロ可界定于金属层的焊料块可率禹合到的一部分上。在非导电层下方的金属层中界定空腔的至少一部分(方框330)。当从非导电层下方蚀刻掉金属层的部分时，可使用各向同性蚀刻エ艺在金属层中界定空腔的部分。在一些实施例中，可通过非导电层的底部表面(例如，非导电层的突出部的底部表面)界定空腔(例如，缝隙)的顶部部分。将焊料块的至少一部分安置于空腔内(方框340)。在一些实施例中，可使用相对高温回流エ艺将焊料块的部分安置于空腔内。在一些实施例中，在回流エ艺期间，可形成(通过焊料块内的金属的迁移)金属间层。在一些实施例中，金属间层的至少一部分可位于焊料的块体与金属层的至少一部分和/或非导电层的至少一部分之间的界面处。在ー些实施例中，金属间层的至少一部分可安置于非导电层下方(例如，沿着非导电层对准的平面下方)的层内(例如，UBM层的凹口内)。尽管图3中未展示，但在ー些实施例中，所述方法可包含在焊料块安置于空腔内之前形成ー个或ー个以上助焊剂层。图4是根据一实施例的芯片尺寸封装400的横截面部分的扫描电子显微镜(SEM)图像。图4中所示的芯片尺寸封装400的所述部分可为晶片级芯片尺寸封装(WLCSP)。焊料块460耦合到非导电层430 (其还可称作囊封层)和块下金属化(UBM)层440。UBM层440安置于半导体衬底(未图示)上。半导体衬底450可包含各种半导体装置和/或特征，例如晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT))、ニ极管、电阻器、电感器、通路、金属层等等。图4中所示的许多特征在芯片尺寸封装400的另ー部分(未图示)内有镜像。如图4中所示,焊料块460经由非导电层430内的开ロ 434而耦合到UBM层440。具体来说，焊料块460具有安置于由UBM层440界定的凹ロ 444 (还可称作凹穴)内的底部部分。如图4中所示，非导电层430的突出部432和凹ロ 444共同界定空腔446 (或缝隙)。焊料块460的在凹ロ 444内的部分463安置于空腔446内。在一些实施例中，焊料块460的部分463可在焊料块460的回流エ艺期间安置于空腔446内。非导电层430的突出部432可充当保持部件，所述保持部件经配置以在可靠性测试期间和/或在计算应用内使用期间将焊料块460牢固地(不抬升)固持在芯片尺寸封装400的部分内。图5是根据一实施例的芯片尺寸封装500的横截面部分的另ー SEM图像。图5中所示的芯片尺寸封装500的所述部分可为晶片级芯片尺寸封装(WLCSP)。焊料块560耦合到非导电层530 (其还可称作囊封层)和块下金属化(UBM)层540。UBM层540安置于半导体衬底550上。半导体衬底550可包含各种半导体装置和/或特征，例如晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT))、ニ极管、电阻器、电感器、通路、金属层等等。图5中所示的许多特征在芯片尺寸封装500的另一部分(未图示)内有镜像。如图5中所示，焊料块560经由非导电层530内的开ロ 534而耦合到UBM层540。具体来说，焊料块560具有安置于由UBM层540界定的凹ロ 544 (还可称作凹穴)内的底部部分。如图5中所示，非导电层530的突出部532和凹ロ 544共同界定空腔546 (或缝隙)。焊料块560的在凹ロ 544内的部分563安置于空腔546内。在一些实施例中，焊料块560的部分563可在焊料块560的回流エ艺期间安置于空腔546内。非导电层530的突出部532 可充当保持部件，所述保持部件经配置以在可靠性测试期间和/或在计算应用内使用期间将焊料块560牢固地(不抬升)固持在芯片尺寸封装500的部分内。如图5中所示，非导电层530的突出部532具有安置于水平面M下方(例如，在其下方延伸)的部分。突出部532具有在水平面M下方弯曲的部分。水平面M大致沿着非导电层530与UBM层540之间的界面对准。图5中所示的突出部532的轮廓与图4中所示的突出部432的轮廓形成对比，突出部432不具有安置在沿着非导电层430与UBM层540之间的界面对准的平面下方的部分。在ー个一般方面中，一种设备可包含半导体衬底，其包含至少ー个半导体装置；以及金属层，其安置于所述半导体衬底上。所述设备可包含非导电层，所述非导电层界定开ロ且非导电层的横截面部分界定安置于金属层中的凹口上方的突出部，且所述设备可包含焊料块，所述焊料块具有安置于金属层与由非导电层界定的突出部之间的一部分。在一些实施例中，非导电层与金属层之间的界面沿着一平面对准，且突出部具有沿着所述平面对准的底部部分，且焊料块的部分沿着所述平面对准。在ー些实施例中，焊料块的所述部分具有耦合到非导电层的突出部的底部部分的上部表面。在一些实施例中，半导体衬底、金属层、非导电层和焊料块共同界定芯片尺寸封装的至少一部分。在一些实施例中，使用各向同性蚀刻エ艺形成突出部。在一些实施例中，焊料块的安置在金属层与由非导电层界定的突出部之间的部分具有三角形横截面形状。在一些实施例中，所述突出部具有三角形横截面形状。在另一一般方面中，ー种方法可包含在半导体衬底上形成金属层，且在金属层上形成包含开ロ的非导电层。所述方法可包含界定在所述开ロ内且在非导电层下方的金属层中对准的空腔的至少一部分。所述方法还可包含将焊料块的至少一部分安置于所述空腔内。在一些实施例中，使用各向同性蚀刻エ艺执行对空腔的界定。在一些实施例中，使用回流エ艺将焊料块的部分安置于空腔内。在一些实施例中，所述方法可包含加热焊料块，直到焊料块的至少所述部分耦合到非导电层的在空腔上方突出的底部表面为止。
在一些实施例中，所述界定包含从非导电层界定空腔上方的突出部。在一些实施例中，使用回流エ艺将焊料块的部分安置于空腔内。所述方法还可包含在包含于非导电层中的开口上方以及在空腔上方形成助焊剂层，且在使用回流エ艺将焊料块安置于空腔内之前将焊料块的至少一部分安置于助焊剂层上。在又一一般方面中，一种设备可包含半导体衬底，其包含至少ー个半导体装置；以及非导电层，其界定开ロ。所述设备可包含安置于半导体衬底与非导电层之间的金属层。所述金属层可界定凹ロ，所述 凹ロ的一部分安置于开口下方，且所述凹ロ的一部分具有比非导电层的开ロ的沿着金属层与非导电层之间的界面而对准的一部分的宽度大的宽度。
在一些实施例中，所述设备可包含焊料块，所述焊料块安置于凹口内且具有耦合到金属层和非导电层的一部分。在一些实施例中，所述设备可包含焊料块，所述焊料块安置于凹口内且具有耦合到非导电层的在金属层中的凹ロ的至少一部分上方延伸的底部表面的一部分。在一些实施例中，非导电层的开ロ是由斜壁界定，凹ロ至少部分由斜壁界定。在一些实施例中，凹ロ具有安置于非导电层的所述开ロ的斜壁的至少一部分下方的斜壁。在一些实施例中，非导电层与金属层之间的界面沿着一平面对准，且凹ロ的部分和开ロ的部分沿着所述平面对准。在一些实施例中，非导电层与金属层之间的界面沿着一平面对准。所述设备可包含金属间层，所述金属间层包含于焊料块的安置于凹口内的平面下方的一部分。在ー些实施例中，所述凹ロ具有比开ロ的最小宽度大的最大宽度。在一些实施例中，凹ロ的宽度与开ロ的宽度之间的差大于O. 5微米。本文中所描述的各种技术的实施方案可实施于数字电子电路中，或计算机硬件、固件、软件中或其组合中。一些实施方案可使用各种半导体处理和/或封装技术来实施。如上文所论述，可使用与半导体衬底相关联的各种类型的半导体处理技术来实施ー些实施例，所述半导体衬底包含(但不限于)(例如)硅(Si)、神化镓(GaAs)、碳化硅(SiC)、III-V型半导体衬底、H-VI型半导体衬底等等。虽然如本文中所描述已说明了所描述的实施方案的某些特征，但所属领域的技术人员现在将想到许多修改、替代、改变和等效物。因此，应理解，所附权利要求书意在涵盖属于实施例的范围内的所有此类修改和改变。应理解，仅以实例非限制的方式呈现了所述实施例，且可作出形式和细节上的各种改变。除了相互排斥的组合之外，本文中所描述的设备和/或方法的任何部分均可以任何组合进行组合。本文中所描述的实施例可包含所描述的不同实施例的功能、组件和/或特征的各种组合和/或子组合。
权利要求
1.一种设备，其包括 半导体衬底，其包含至少ー个半导体装置； 金属层，其安置于所述半导体衬底上； 非导电层，其界定开ロ且所述非导电层的横截面部分界定所述金属层中的凹口上方的突出部；以及 焊料块，其具有安置于所述金属层与由所述非导电层界定的所述突出部之间的一部分。
2.根据权利要求I所述的设备，其中所述非导电层与所述金属层之间的界面沿着一平面对准，所述突出部具有沿着所述平面对准的底部部分，且所述焊料块的所述部分沿着所 述平面对准。
3.根据权利要求I所述的设备，其中所述焊料块的所述部分具有耦合到所述非导电层的所述突出部的底部部分的上部表面。
4.根据权利要求I所述的设备，其中所述半导体衬底、所述金属层、所述非导电层和所述焊料块共同界定芯片尺寸封装的至少一部分。
5.根据权利要求I所述的设备，其中所述突出部是使用各向同性蚀刻エ艺而形成。
6.根据权利要求I所述的设备，其中所述焊料块的安置在所述金属层与由所述非导电层界定的所述突出部之间的所述部分具有三角形横截面形状。
7.根据权利要求I所述的设备，其中所述突出部具有三角形横截面形状。
8.ー种方法，其包括 在半导体衬底上形成金属层； 在所述金属层上形成包含开ロ的非导电层； 界定在所述开口内且在所述非导电层下方的所述金属层中对准的空腔的至少一部分；以及 将焊料块的至少一部分安置于所述空腔内。
9.根据权利要求8所述的方法，其中使用各向同性蚀刻エ艺执行对所述空腔的所述界定。
10.根据权利要求8所述的方法，其中使用回流エ艺将所述焊料块的所述部分安置于所述空腔内。
11.根据权利要求8所述的方法，其进ー步包括 加热所述焊料块，直到所述焊料块的所述至少所述部分耦合到所述非导电层在所述空腔上方突出的底部表面为止。
12.根据权利要求8所述的方法，其中所述界定包含从所述非导电层界定所述空腔上方的突出部。
13.根据权利要求8所述的方法，其中使用回流エ艺将所述焊料块的所述部分安置于所述空腔内， 所述方法进ー步包括 在包含于所述非导电层中的所述开ロ上方以及在所述空腔上方形成助焊剂层；以及在使用回流エ艺将所述焊料块安置于所述空腔内之前，将所述焊料块的至少一部分安置于所述助焊剂层上。
14.一种设备,其包括 半导体衬底，其包含至少ー个半导体装置； 非导电层，其界定开ロ ；以及 金属层，其安置于所述半导体衬底与非导电层之间，所述金属层界定凹ロ，所述凹ロ的一部分安置于所述开ロ下方，且所述凹ロ的一部分具有比所述非导电层的所述开ロ的沿着所述金属层与所述非导电层之间的界面而对准的一部分的宽度大的宽度。
15.根据权利要求14所述的设备，其进ー步包括 焊料块，其安置在所述凹口内且具有耦合到所述金属层和所述非导电层的一部分。
16.根据权利要求14所述的设备，其进ー步包括 焊料块，其安置在所述凹口内且具有耦合到所述非导电层的在所述金属层中的所述凹ロ的至少一部分上方延伸的底部表面的一部分。
17.根据权利要求14所述的设备，其中所述非导电层的所述开ロ是由斜壁界定，所述凹ロ至少部分由斜壁界定。
18.根据权利要求14所述的设备，其中所述凹ロ具有安置于所述非导电层的所述开ロ的斜壁的至少一部分下方的斜壁。
19.根据权利要求14所述的设备，其中所述非导电层与所述金属层之间的所述界面沿着一平面对准，所述凹ロ的所述部分和所述开ロ的所述部分沿着所述平面对准。
20.根据权利要求14所述的设备，其中所述非导电层与所述金属层之间的界面沿着一平面对准， 所述设备进ー步包括 金属间层，其包含于焊料块的安置于所述凹口内的所述平面下方的一部分中。
21.根据权利要求14所述的设备，其中所述凹ロ具有比所述开ロ的最小宽度大的最大览度。
22.根据权利要求14所述的设备，其中所述凹ロ的所述宽度与所述开ロ的所述宽度之间的差大于O. 5微米。
全文摘要
本发明涉及芯片尺寸封装内的可靠焊料块耦合。在一个一般方面中，一种设备可包含半导体衬底，其包含至少一个半导体装置；以及金属层，其安置于所述半导体衬底上。所述设备可包含非导电层，所述非导电层界定开口且所述非导电层的横截面部分界定安置于所述金属层中的凹口上方的突出部，且所述设备可包含焊料块，所述焊料块具有安置于所述金属层与由所述非导电层界定的所述突出部之间的一部分。
文档编号H01L23/48GK102723317SQ201210087069
公开日2012年10月10日 申请日期2012年3月28日 优先权日2011年3月28日
发明者马修·A·林 申请人:飞兆半导体公司