用于制造结构化的烧结连接层的方法以及具有结构化的烧结连接层的半导体器件的制作方法
【专利摘要】本发明的基本构思是制造衬底（11）与芯片（13）之间的烧结层连接，其不仅建立衬底（11）与芯片（13）之间的良好电连接和热连接而且减小芯片（13）中的机械应力。本发明涉及一种用于制造烧结层（12）的方法，所述方法包括以下步骤：在衬底（11）的主表面（11a）的接触面（21）上结构化地施加由构成所述烧结层（12）的初始材料构成的多个烧结元件（22a、22b、22c）；在所述烧结元件（22a、22b、22c）上设置待与所述衬底（11）连接的芯片（13）；加热以及压缩所述烧结元件（22a、22b、22c）以制造连接所述衬底（11）和所述芯片（13）的结构化的烧结层（12），所述烧结层（12）在所述接触面（21）内延伸，其中，在所述衬底（11）上在所述接触面（21）的中部区域（21a）中所述烧结元件（22a、22b、22c）的表面覆盖密度大于在所述接触面（21）的边缘区域（21c）中所述烧结元件（22a、22b、22c）的表面覆盖密度，其中，从所述烧结元件（22a、22b、22c）中的每一个存在至少一个横向于所述衬底（11）的所述主表面（11a）延伸至所述接触面（21）的边缘的穿通通道（23）。在所述接触面（21）的中部区域（21a）中可以设置一个大面积的烧结元件（22a）并且在所述接触面（21）的边缘区域（21c）中可以设置多个例如圆形的烧结元件（22c）。所述烧结元件（22a、22b、22c）也可以具有凹口（24）。本发明还涉及一种相应的装置（10、10’、10’’）。
【专利说明】用于制造结构化的烧结连接层的方法以及具有结构化的烧结连接层的半导体器件
【技术领域】
[0001]本发明涉及一种用于制造结构化的烧结层的方法和一种具有结构化的烧结层的半导体器件，尤其是功率电子器件。
【背景技术】
[0002]功率电子器件——如功率二极管、(垂直)功率晶体管或其他部件必须安装在衬底上。由于流过这种器件的电流较大，重要的是确保器件与衬底的良好的电耦合和热耦合。
[0003]为了半导体与金属层之间的机械连接——例如铜层，可以使用基于银的烧结连接(“银烧结”)，例如功率电子装置和所使用的方法的低温连接技术(VDI的进展报告，系列21，第365号，VDI出版社)。在银烧结中，膏糊与基于银的微颗粒或纳米颗粒在更高的温度和更高的压强下压合在一起，其中各个颗粒聚拢成机械稳定的烧结层并且实现两个与烧结层邻接的组件之间的稳定机械连接。
[0004]由于半导体和金属层的热膨胀系数不同，在此在烧结层中出现机械应力，所述机械应力会损害烧结层的稳定性和可靠性。
[0005]在文献EP2075835A2中公开了 一种用于构造半导体芯片与衬底之间的烧结层的方法，利用所述烧结层可以通过使烧结层与半导体芯片的棱边间隔开以及在各个烧结区段之间构造间隙来改进机械稳定性。
【发明内容】
[0006]本发明根据一种实施方式提出一种用于制造烧结层的方法，所述方法具有如下步骤:在衬底的主表面的接触面上结构化地施加由构造烧结层的初始材料构成的多个烧结元件；在烧结元件上设置待与衬底连接的芯片；加热以及压缩烧结元件以制造连接衬底和芯片的结构化的烧结层，所述烧结层在接触面内延伸，其中在衬底上在接触面的中部区域中的烧结元件的表面覆盖密度大于接触面的边缘区域中的烧结元件的表面覆盖密度，其中从烧结元件中的每一个存在至少一个横向于衬底的主表面延伸至接触面的边缘的穿通通道。
[0007]根据另一实施方式，本发明提出一种半导体器件，尤其是功率电子装置半导体器件，其具有:具有主表面的衬底；设置在衬底的主表面上的半导体芯片；结构化的烧结层，所述烧结层在衬底与半导体芯片之间设置在主表面的接触面上，并且所述烧结层将芯片与衬底连接，其中，烧结层包括多个烧结元件，在所述衬底上在接触面的中部区域中所述烧结元件的表面覆盖密度大于接触面的边缘区域中的烧结元件的表面覆盖密度，其中从烧结元件中的每一个存在至少一个横向于衬底的主表面在衬底与芯片之间延伸至接触面的边缘的穿通通道。
[0008]本发明的基本构思是制造衬底与芯片之间的烧结层连接，其不仅建立衬底与芯片之间的良好电连接和热连接而且减小芯片中的机械应力。这通过以下烧结层来解决:所述烧结层由多个烧结元件构成，所述多个烧结元件以结构化方式从接触面放置在衬底与芯片之间。通过在接触面的中部中烧结元件的较高表面覆盖密度，可以确保在芯片运行中典型地出现高温度形成的地方的良好的导热性和导电性。在接触面的边缘处，烧结元件的表面覆盖密度小于在中部中，从而在那里在烧结时作用到烧结元件中的每一个上的压缩压强有效地高于中部中，由此提供边缘区域中的烧结连接的可靠性。
[0009]对于烧结元件中的每一个，沿着衬底的主表面在芯片与衬底之间形成穿通通道，使得对于烧结元件中的每一个确保了烧结过程期间的进气和排气。对于烧结元件中的每一个在烧结期间通过穿通通道可以确保尤其充分烧结所需的氧气供给。同时，在烧结时从烧结元件排出的气体可以通过穿通通道导出，从而有利地能够实现在接触面的所有区域中均匀地且可预测地形成烧结层。
[0010]有利地，尤其在边缘区域中可以构造很多烧结元件，从而即使在单个烧结连接在烧结期间或者之后失效时一即通过单个烧结元件的导热性或导电性缺失时也不损害烧结层的整体导热性或者导电性，因为边缘区域中的其他烧结元件可以承担失效的烧结元件的功能。
[0011]有利的是，在衬底上在中部区域与边缘区域之间的接触面区域中烧结元件的表面覆盖密度从边缘区域中的表面覆盖密度朝着接触面的中部区域中的表面覆盖密度逐渐增大。
[0012]有利地，接触面的边缘在横向方向上沿着衬底的主表面可以与芯片的棱边间隔开预先确定的长度。这可以有利地确保减轻有折断危险的芯片棱边的机械应力。
[0013]此外有利的是，与接触面的边缘区域中的烧结元件的横向延展相比更大地选择接触面的中部区域中的烧结元件的横向延展。一方面由此在接触面的承受较小机械负载的中部区域中实现高表面覆盖密度并且由此实现烧结层与芯片的改善的热接通和电接通。另一方面，通过边缘区域中的较小的表面覆盖密度提高作用到边缘区域中的较小烧结元件中的每一个上的有效烧结压强，由此提高烧结过程的可靠性和接触面的承受较强机械负荷的边缘区域中的烧结连接的强度。
[0014]优选的改进方案是相应从属权利要求的主题。
[0015]上述扩展方案和改进方案只要有意义可以任意彼此组合。本发明的其他可能的扩展方案、改进方案和实现也包括前面或以下关于实施例描述的本发明特征的未明确提及的组合。
【专利附图】
【附图说明】
[0016]本发明的其他特征和优点从以下参照附图的描述中得到。
[0017]附图示出:
[0018]图1a至Ic:根据本发明的一种实施方式的用于制造衬底上的结构化的烧结层的方法的阶段的示意图；
[0019]图2:根据本发明的另一实施方式的具有结构化的烧结层的器件的示意图；
[0020]图3:根据本发明的另一实施方式的具有结构化的烧结层的器件的示意图；
[0021]图4:根据本发明的另一实施方式的具有烧结层的器件的表面结构化的示意图；
[0022]图5:根据本发明的另一实施方式的具有烧结层的器件的表面结构化的示意图。
[0023]在附图中，相同的或功能相同的元件、特征和组件(只要没有其他说明)分别设置相同的附图标记。应理解的是，附图中的组件和元件出于清楚性和理解性的原因不一定彼此合乎比例地给出。
【具体实施方式】
[0024]在图1a至Ic中示出用于制造衬底11上的结构化的烧结层12的方法的阶段。图1a不出具有第一主表面Ila和与第一主表面Ila相对置的主表面Ilb的衬底11的不意图。衬底11例如可以是金属衬底、尤其是铜衬底或以金属涂覆的衬底。稀有金属表面例如通过铜衬底上的镍金金属化可以保证烧结层良好地粘合到衬底上。在主表面Ila上可以施加用于构造烧结层12的烧结元件。例如可以结构化地施加烧结元件，也就是说，可以借助构造烧结层12的材料——例如烧结膏糊覆盖衬底11的主表面Ila上的区域，而不通过材料覆盖其他区域。例如，为此在图1a中示出了烧结层12的四个区域，它们通过空出的区域中断。
[0025]烧结层12可以由施加在衬底11的主表面Ila上的接触面21内的多个烧结元件组成。在此可以以结构化的形式施加烧结元件，例如通过丝网印刷方法、模板印刷方法、掩膜印刷方法、油墨印刷方法、喷墨印刷方法或类似结构化技术。在此可以由烧结层12的初始材料来制造烧结元件，例如具有银微颗粒的烧结膏糊。烧结膏糊可以除溶剂以外还具有一个或多个易热处理的组分，尤其是稳定剂。组分可以是蜡，尤其是粉蜡(Mahlwachs)、优选硬脂酸。在进行烧结过程的热处理时至少部分地消除所述组分，由此银颗粒可以聚拢在一起。
[0026]可以以与印刷层厚度不同的、在5μπι到100 μ m之间、尤其在15μπι到IOOymi
间、尤其大约25 μ m的烧结层厚度来制造烧结层12。可以在真正的烧结过程之前通过干燥方法来干燥烧结层12的烧结元件，使得烧结元件所包括的材料尽可能不含有溶剂，由此实现一定的压力强度并且可以避免或减小真正烧结过程期间的稍后溶剂气体析出。
[0027]图1b示出所述方法的第二阶段的示意图。芯片13、例如半导体芯片被放置到具有主表面13的烧结元件上。芯片13例如可以包括功率晶体管、功率二极管或其他功率器件。优选地，芯片13可以包括MOSFET、IGBT、JFET、BJT、可开关的晶闸管或类似器件。
[0028]芯片13在此可以包括表面13b，其横向延展大于接触面21的横向延展。特别地，接触面21可以与芯片13的侧棱边间隔开预先确定的距离d。所述距离d在此可以围绕接触面21，并且产生所谓的“底印(Underprint)”，也就是说，芯片13的整个表面13b通过烧结层12的不完全连接。这优选可以确保减轻有折断危险的芯片棱边的负载。
[0029]在烧结元件之间可以构造穿通通道23。穿通通道23可以在衬底11与芯片13之间横向于衬底11的主表面I Ia延伸。特别地，烧结元件中的每一个通过一个穿通通道23与接触面的边缘连接。穿通通道23为此可以用于在烧结过程期间使工艺气体通向烧结元件以及从烧结元件引出工艺气体。例如，通过穿通通道将氧气引导至烧结元件，使得可以进行烧结膏糊的充分烧结。也可以设置，通过穿通通道23将在烧结元件烧结时从烧结材料中排出的气体从半导体器件导出。在没有这样的穿通通道23的情况下，气体可能通过随机路径从半导体器件排出并且因此形成不可再现的脱气通道，其可能负面影响烧结层12的特性。
[0030]在图1c中示出的第三方法阶段中，可以通过根据温度曲线预给定加热到200°C到400°C之间的预先确定的烧结温度以及通过根据压力曲线预给定压缩芯片13和衬底11来构造烧结层12。为此，垂直于衬底的主表面Ila在芯片13或者衬底11上施加小于30MPa、尤其小于IOMPa的压强p，如示意性地通过图1c中的箭头示出的那样。通过压缩可以减小烧结元件的厚度。由此可以制造具有衬底11、半导体芯片13以及连接衬底11和芯片13的烧结层12的半导体器件10。
[0031]图2示出具有结构化的烧结层12、14的器件10’的示意图。器件10’与图1c中的器件10的区别在于，芯片13在两个主表面上通过烧结层12或者14分别与衬底11或者15连接。衬底15在此可以类似于衬底11。
[0032]图3示出具有结构化的烧结层12的器件10’’的示意图。器件10’’与图1c中的器件10的区别在于，芯片13是垂直的功率MOSFET或功率IGBT，其通过烧结层12与衬底11连接。衬底11在此可以是DBC衬底(“directly bonded copper”:直接键合铜),其例如包括具有低热膨胀系数的陶瓷并且其在其两个主表面上设有铜层16。也可能的是，衬底包括IMS (Insulated Metal Substrate:绝缘金属衬底)衬底、PCB (Printed Circuit Board:印刷电路板)衬底、AMB (Active Metal Brazing:活性金属钎焊)衬底或陶瓷单层衬底或陶瓷多层衬底。衬底11在此可以设置在完全由金属、例如铜制成的热沉17上，通过所述热沉可以进行在功率MOSFET中产生的热的散热。
[0033]在图4和图5中示出了通过烧结元件22a、22b、22c的不同形状和分布结构化烧结层12的示例性实施方式。在图4和图5中示出的示图是沿在图1a中示出的剖切线x-x的首1J视图。
[0034]在图4和图5中分别示出了具有从图平面向外的主表面Ila的衬底11，在所述主表面Ila上构造有接触面21，在所述接触面内分别构造有多个烧结元件22a、22b、22c。接触面的边缘、即相对于接触面的中部位于最外面的烧结元件22c有利地分别与衬底11的边缘间隔开至少一个预先确定的距离d。
[0035]图4和图5中的示图分别示出衬底11的四分之一，其中角部分别位于衬底11的中部右下方。换言之，衬底11可以划分成四个象限，其中这些象限中的每一个可以设有相应于烧结元件22a、22b、22c的布置的镜像布置。以此方式分别得到具有接触面21的衬底11，其具有位于衬底11的中部中的中部区域21a、位于接触面21的边缘处的边缘区域21c和位于中部区域21a与边缘区域21c之间的中间区域21b。接触面21的区域21a、21b和21c的边界分别通过图4和5中的相应边界线表示。
[0036]在图4中示出的实施例中，在中部区域21a中设置有一个大面积的烧结元件22a。中部区域21a例如可以覆盖接触面的至少10%、尤其大于20%。烧结元件22a确保在中部区域中建立衬底11与芯片13之间的良好的热接通和/或电接通。中部区域21a的表面覆盖密度、即主表面Ila的每表面单位通过烧结元件覆盖的份额因此非常大。
[0037]相反，在边缘区域21c中设置有多个烧结元件22c，其例如可以是圆形的。烧结元件22c的横向延展、即例如其直径比烧结元件22a的横向延展小得多。另一方面，烧结元件22c的数量比中部区域21a中的烧结元件22a的数量多得多。边缘区域21c中的表面覆盖密度小于中部区域21a中的表面覆盖密度。由此一方面可以实现在烧结过程中施加到边缘区域21c中的各个烧结元件22c上的压强大于在中部区域中的烧结元件22a上所施加的压强。这导致与中部区域21a相比边缘区域21c中的烧结连接的机械稳定性更高。另一方面，构成不同替代烧结连接的烧结元件22c。换言之，边缘区域21c中的单个烧结元件22c的烧结连接的失效不导致芯片13的电过载、热过载或机械过载，因为多个其余有效的烧结元件22c可以补偿所述失效。由此可以确保整个烧结层12的功能性。
[0038]可以设置，在位于边缘区域21c与中部区域21a之间的中间区域21b中设有烧结元件22b，其具有位于中部区域21a中的烧结元件22a的横向延展与边缘区域21c中的烧结元件22c的横向延展之间的横向延展。此外，中间区域21b中的烧结元件22b的表面覆盖密度可以位于中部区域21a中的表面覆盖密度与边缘区域21c中的表面覆盖密度之间。
[0039]烧结元件22a、22b、22c的总数量例如可以在6和300之间，尤其在12和240之间。但所述数量可以根据芯片13的横向延展变化。边缘区域中的烧结元件22c例如可以位于从衬底11的中心起测得的角度范围Λ中。边缘区域21c中的烧结元件22c中的每一个例如可以占据小于75°、尤其小于30°的角度范围Λ。
[0040]对于烧结元件22a、22b、22c中的每一个，穿通通道23通向接触面21的边缘，在烧结过程期间工艺气体可以通过所述穿通通道从烧结元件22a、22b、22c导出或者输送给烧结元件22a、22b、22c。示例性地在图4中作为虚线双箭头示出至中部区域21a中的烧结元件22a的穿通通道之一。
[0041]在图5中示出的实施例中，在中部区域21a中设置有一个大面积的烧结元件22a。中间区域21b或者边缘区域21c中的烧结元件22b和22c可以具有梯形形状、多边形形状或其他合适形状。图5中的图示在此仅仅理解为示例性的一烧结元件22b和22c的任意其他形状和大小同样可以是合适的。烧结元件22a、22b和22c附加地具有凹口 24，其能够实现更好地近入烧结元件22a、22b和22c的内部区域。通过所述凹口或者进入通道24，工艺气体可以更容易地输送至烧结元件22a，22b和22c的中部或者从烧结元件22a，22b和22c的中部导出。这能够实现更均匀且更稳定的烧结过程。至少一个穿通通道23通向烧结元件22a、22b和22c中的每一个，其中示例性地作为虚双箭头示出一个通向中部区域21a中的烧结元件22a的穿通通道。
[0042]除烧结层12以外，半导体器件10、10’和10’’可以分别设有用于改善热连接和/或电连接的其他材料，例如设有底层材料、导电粘合剂、焊料、导热膏糊或类似材料。
【权利要求】
1.一种用于制造烧结层(12)的方法，所述方法包括以下步骤: 在衬底(11)的主表面(Ila)的接触面(21)上结构化地施加由构成所述烧结层(12)的初始材料构成的多个烧结元件(22a、22b、22c); 在所述烧结元件(22a、22b、22c)上设置待与所述衬底(11)连接的芯片(13); 加热以及压缩所述烧结元件(22a、22b、22c)以制造连接所述衬底(11)和所述芯片(13)的结构化的烧结层(12)，所述烧结层(12)在所述接触面(21)内延伸， 其中，在所述衬底(11)上在所述接触面(21)的中部区域(21a)中所述烧结元件(22a、22b、22c)的表面覆盖密度大于在所述接触面(21)的边缘区域(21c)中所述烧结元件(22a、22b,22c)的表面覆盖密度， 其中，从所述烧结元件(22a、22b、22c)中的每一个存在至少一个横向于所述衬底(11)的所述主表面(Ila)延伸至所述接触面(21)的边缘的穿通通道(23)。
2.根据权利要求1所述的方法，其中，所述初始材料是烧结膏糊，其中，所述烧结膏糊由微颗粒和/或纳米颗粒构成，其中，所述烧结膏糊含有银作为主要组分。
3.根据权利要求1或2所述的方法，其中，所述接触面(21)的边缘区域(21c)中的烧结元件(22a、22b、22c)的数量大于所述接触面(21)的中部区域(21a)中的烧结元件(22a、22b,22c)的数量。
4.根据权利要求1至3中任一项所述的方法，其中，在所述衬底(11)上在所述接触面(21)的位于所述中部区域(21a)与所述边缘区域(21c)之间的区域(21b)中所述烧结元件(22a、22b、22c)的表面覆盖密度位于所述接触面(21)的边缘区域(21c)中的表面覆盖密度与所述接触面(21)的中部区域(21a)中的表面覆盖密度之间。
5.根据权利要求1至4中任一项所述的方法，其中，所述接触面(21)的边缘在横向方向上沿所述衬底(11)的主表面(Ila)与所述芯片(13)的棱边间隔开预先确定的长度。
6.一种半导体器件(10)，所述半导体器件包括: 具有主表面(Ila)的衬底(11)； 设置在所述衬底(11)的主表面(Ila)上的半导体芯片(13)； 结构化的烧结层(12)，所述烧结层在所述衬底(11)与所述半导体芯片(13)之间设置在所述主表面(Ila)的接触面(21)上，并且所述烧结层将所述半导体芯片(13)与所述衬底(11)连接， 其中，所述烧结层(12)包括多个烧结元件(22a、22b、22c)，在所述衬底(11)上在所述接触面(21)的中部区域(21a)中所述烧结元件的表面覆盖密度大于在所述接触面(21)的边缘区域(21c)中所述烧结元件(22a、22b、22c)的表面覆盖密度， 其中，从所述烧结元件(22a、22b、22c )中的每一个存在至少一个横向于所述衬底(11)的所述主表面(I Ia)在所述衬底(11)与所述半导体芯片(13 )之间延伸至所述接触面(21)的边缘的穿通通道(23)。
7.根据权利要求6所述的半导体器件(10)，其中，在所述接触面(21)的边缘区域(21c)中所述烧结元件(22a、22b、22c)的数量大于在所述接触面(21)的中部区域(21a)中所述烧结元件(22a、22b、22c)的数量。
8.根据权利要求6和7中任一项所述的半导体器件(10)，其中，在所述衬底(11)上在所述接触面(21)的位于所述中部区域(21a)与所述边缘区域(21c)之间的区域(21b)中所述烧结元件(22a、22b、22c)的表面覆盖密度位于所述接触面(21)的边缘区域(21c)中的表面覆盖密度与所述接触面(21)的中部区域(21a)中的表面覆盖密度之间。
9.根据权利要求6至8中任一项所述的半导体器件(10)，其中，所述半导体芯片(13)包括功率晶体管或功率二极管或晶闸管，并且所述衬底(11)包括DBC衬底、MS (绝缘金属衬底)衬底、PCB (印刷电路板)衬底、AMB (活性金属钎焊)衬底或陶瓷单层衬底或陶瓷多层衬底。
10.根据权利要求6至9中任一项所述的半导体器件(10)，其中，在接触面(21)的中部区域(21a)中所述烧结元件(22a)的横向延展大于在接触面(21)的边缘区域(21c)中所述烧结元件(22c)的横向延展。
【文档编号】H01L23/373GK103635997SQ201280033105
【公开日】2014年3月12日 申请日期:2012年6月26日 优先权日:2011年7月4日
【发明者】M·居耶诺, M·冈瑟, T·赫博特 申请人:罗伯特·博世有限公司